アルテラ製品カタログ
Version 14.1
目次
概要
アルテラ・ソリューション・ポートフォリオ
■
1
デ バ イス
■
Generation 10 デバイス・ポートフォリオ
3
■
28nm デバイス・ポートフォリオ
11
■
40nm デバイス・ポートフォリオ
31
■
60nm デバイス・ポートフォリオ
38
■
MAX CPLD シリーズ
44
■
Enpirion 電源製品ポートフォリオ
47
■
コンフィギュレーション・デバイス
52
®
®
製 品 コ ード
製品コード
■
53
開発ツール
■
Quartus® II 開発ソフトウェア
59
■
アルテラの SDK for OpenCL™
62
■
SoC エンベデッド・デザイン・スイート
63
■
Nios® II プロセッサ・エンベデッド・デザイン・スイート
64
オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
SoC オペレーティング・システムのサポート
Nios II プロセッサ・オペレーティング・システムのサポート
65
66
■
Nios II プロセッサ
67
■
カスタマイズ可能なプロセッサ・ポートフォリオ
69
■
■
I n t e l l e c t u a l p r o p e r t y ( I Pコア)
■
アルテラおよびパートナー各社提供の IP コア
70
プ ロト コ ル
トランシーバ・プロトコル
■
74
開 発 キ ット
■
アルテラおよびパートナー各社提供の開発キット
76
■
SoC システム・オン・モジュール
90
トレ ー ニ ング
■
FPGA マスター養成講座
91
■
オンライン・トレーニング
92
リ フ ァレ ン ス
■
2　アルテラ製品カタログ
•
用語集
2015
•
www.altera.co.jp
96
概要
アルテラ・ソリューション・ポートフォリオ
アルテラは、FPGA、SoC および CPLD のプログラマブル・ロジック・デバイスにおける最も広範な製品ポートフォリオを提供し
ています。それぞれのデバイスは、
ソフトウェア・ツール、IP（Intellectual Property）、エンベデッド・プロセッサ、
カスタマ・サポー
ト、およびテクニカル・トレーニングと組み合わせて提供されています。
アルテラの製品リーダーシップ、優れた品質、良質なサ
ービスがもたらすアドバンテージを実感できるでしょう。お客様の優れたアイデアを、
より速く、
より良いかたちで、
コスト効率よ
く実現します。
ハイエンド FPGA & SoC
ミッドレンジ FPGA & SoC
低コスト・低消費電力 FPGA & SoC
FPGA
アルテラの FPGA は、イノベーションを実現し、差別化を図り、市場を先取りするための柔軟性をお客様に提供します。お客様 のニ
ーズに応じて最適化した FPGA を、業界最大の集積度と最高水準の性能を備えたものからコストを重視したものまで、3 種類のラ
インナップでご用意しています。
ハイエンド FPGA
ミッドレンジ FPGA
低コスト・低消費電力 FPGA
最高の性能、最高の集積度を提供する FPGA
コスト、消費電力、性能のバランスを実現するFPGA
最少のシステム・コストと消費電力を提供する FPGA
トランシーバ内蔵製品
統合されたトランシーバおよびプロセッサ内蔵製品
統合されたトランシーバおよびプロセッサ内蔵製品
チップ上の全体システムのデザイン
包括的なデザイン保護
迅速な市場投入を実現
SoC
SoC は、
ご使用のプラットフォームに高度なシステム、電力、およびセキュリティ管理機能をご提供します。
アルテラの SoC は、業界標
準のARM®ツールおよびオペレーティング・システムや開発ツールの幅広いエコシステムによってサポートされています。
ハイエンド SoC
ミッドレンジ SoC
低コスト・低 消費電力 SoC
64ビット クアッド・コア ARM Cortex®-A53 プロセッサ
32ビット デュアル・コア ARM Cortex-A9プロセッサ
32ビット デュアル・コア ARM Cortex-A9プロセッサ
最大 1.5 GHz のコア・クロック周波数
最大 1.5 GHz のコア・クロック周波数
最大 925 MHz のコア・クロック周波数
高性能/高い電力効率
ハード浮動小数点デジタル信号処理（DSP）
幅広いエコシステム・サポート
仮想化サポート
ソフトウェアの移行の容易さ
ARM Development Studio 5（DS-5™）Altera Edition
ツール
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 1
概要
不揮発性 FPGA
MAX 10 FPGA は、
コントロール機器やデータパス・アプリケーション向けのコスト効率が高く、低
消費電力のシングル・チップ・ソリューションを必要とするデザインに、高度に統合されたシステ
ム・ソリューションを提供します。
CPLD
グルー・ロジックをはじめ、あらゆる制御機能に利用可能な不揮発性「MAX」
シリーズは、市場で最
もコストの低い CPLD で、インタフェース・ブリッジング、
レベル・シフティング、I/O 拡張、
アナログ
I/O 管理に最適なシングルチップ・ソリューションです。
パワー·ソリューション
FPGA に最適な電源製品として、Enpirion デバイスを提供しています。統合されたアルテラの製品は、
業界をリードする小さな実装面積、短期間での商品化の実現、低ノイズ性能を提供します。
生産性を向上させる開発ソフトウェア、
エンベデッド・プロセッシング、IP、開発キット、
トレーニング
アルテラの完全な設計環境と幅広い開発ツールは、チーム設計を容易にすべく設計されており、デザイ
ンの迅速な立ち上げを可能にします。ただちに設計を開始するためのトレーニング・クラスもご提供し
ています。
アルテラ製品をご選択いただければ、当社製品がいかにお客様の生産性を向上させ、収益
性に違いをもたらすかお分かりいただけることでしょう。
2 アルテラ製品カタログ
2　アルテラ製品カタログ
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2015
•
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www.altera.co.jp デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Arria 10 GX FPGA の機能一覧
www.altera.co.jp/selector
アルテラ・デバイスに関する概要情報を紹介します。
これらのデバイスまたは前世代デバイスの詳細情報は、
アルテラのホー
ムページ www.altera.co.jp をご覧ください。
Arria® 10 GX FPGA は、最大 17.4 Gbps のデータ・レート、16 Gbps のバックプレーン、および最大 1,150 K の等価ロジック・エレメント
（LE）を備えた最大 96 個の全二重トランシーバです。
Arria 10 GX FPGA の最大リソース数1
10AX016 10AX022 10AX027 10AX032 10AX048 10AX057
アーキテクチャ
機能
リソース
アダプティブ・
ロジック・モジュール数
（ALM）
10AX066
10AX090
10AX115
61,510
83,730
101,620
118,730
181,790
217,080
250,540
339,620
427,200
LE 数（K）
160
220
270
320
480
570
660
900
1,150
レジスタ数
246,040
334,920
406,480
474,920
727,160
868,320
1,002,160
1,358,480
1,708,800
440
588
750
891
1,438
1,800
2,133
2,423
2,713
M20K メモリ
（Mb）
9
11
15
17
28
35
42
47
53
MLAB メモリ
（Mb）
1.0
1.8
2.4
2.8
4.3
5.0
5.7
9.2
12.7
可変精度 DSP
156
192
800
985
1,368
1,612
1,855
1,518
1,518
18 x 19 ビット
乗算器数
312
382
1,660
1,970
2,736
3,046
3,356
3,036
3,036
8
16
16
16
M20K メモリ・
ブロック数
グローバル・クロック・
ネットワーク
リージョナル・クロック・
ネットワーク
32
8
8
8
デザイン・
セキュリティ機能
8
8
認証付きのビットストリーム暗号化
I/O 電圧レベル（V）
1.2, 1.25, 1.35, 1.8, 2.5, 3.02
3 V I/O のみ: 3 V LVTTL, 2.5 V CMOS
DDR & LVDS I/O: POD12, POD10, Differential POD12, Differential POD10, LVDS, RSDS, mini-LVDS, LVPECL
すべての I/O: 1.8 V CMOS, 1.5 V CMOS, 1.2 V CMOS, SSTL-18 (I and II), SSTL-15 (I and II), SSTL-135,
I/O 機能
サポートされる
I/O 規格
SSTL-125, SSTL-12, HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), HSUL-12,
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-135, Differential SSTL-125,
Differential SSTL-12, Differential HSTL-18 (I and II), Differential HSTL-15 (I and II),
Differential HSTL-12 (I and II), Differential HSUL-12
1.6 Gbps の LVDS チャネ
ル数（受信 / 送信）
120
120
168
168
内蔵 DPA（Dynamic
Phase Alignment）回路
PCI Express（PCIe ）
ハードIPブロック数
（Gen3）
®
2
324
384
384
直列、並列および差動
12
12
24
24
36
48
48
96
96
1
1
2
2
2
2
2
4
4
®
サポートされる
メモリ・デバイス
1
324
3
On-chip
termination（OCT）
トランシーバ数
222
DDR4, DDR3, DDR2, QDR IV, QDR II+, QDR II+ Xtreme, LPDDR3, LPDDR2, RLDRAM 3, RLDRAM II,
LLDRAM II, HMC
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.0 V 準拠。供給電源は 3.0 V です。
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デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Arria 10 GT FPGA の機能一覧
Arria 10 GT FPGA は、最大 28.1 Gbps のデータ・レート、および最大 1,150K の等価ロジック・エレメントを備えた最大 96 個の
全二重トランシーバです。
Arria 10 GT FPGA の最大リソース数1
10AT090
10AT115
339,620
427,200
LE 数（K）
900
1,150
レジスタ数
1,358,480
1,708,800
2,423
2,713
M20K メモリ
（Mb）
47
53
MLAB メモリ
（Mb）
9.2
12.7
可変精度 DSP ブロック数
1,518
1,518
18 x 19 ビット乗算器数
3,036
3,036
アーキテクチャ
機能
リソース
ALM 数
M20K メモリ・ブロック数
グローバル・クロック・ネットワーク
32
リージョナル・クロック・ネットワーク
16
デザイン・セキュリティ機能
16
認証付きのビットストリーム暗号
I/O 電圧レベル（V）
1.2, 1.25, 1.35, 1.8, 2.5, 3.02
3 V I/O のみ: 3 V LVTTL, 2.5 V CMOS
DDR & LVDS I/O: POD12, POD10, Differential POD12, Differential POD10, LVDS, RSDS,
mini-LVDS, LVPECL
すべての I/O: 1.8 V CMOS, 1.5 V CMOS, 1.2 V CMOS, SSTL-135, SSTL-125, SSTL-18 (1 and II),
I/O 機能
サポートされる I/O 規格
SSTL-15 (I and II), SSTL-12, HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), HSUL-12,
Differential SSTL-135, Differential SSTL-125, Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-12, Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
1.6 Gbps の LVDS チャネル数
（受信 / 送信）
312
内蔵 DPA 回路
3
直列、並列および差動
OCT
トランシーバ数
96
96
PCIe ハード IP ブロック数（Gen3）
4
4
サポートされるメモリ・デバイス
1
2
312
DDR4, DDR3, DDR2, QDR IV, QDR II+, QDR II+ Xtreme, LPDDR3, LPDDR2, RLDRAM 3, RLDRAM II,
LLDRAM II, HMC
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.0 V 準拠。供給電源は 3.0 V です。
4 アルテラ製品カタログ
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Arria 10 SX SoC の機能一覧
20nm Arria 10 SoC は Arria 10 FPGA の全機能と利点に加え、第2世代のハード・プロセッサ・システム (HPS) により、28nm
SoC との互換性を維持しつつ、
プロセッサ（1.5 GHz デュアルコア ARM Cortex®-A9 MPCore™）の性能を87％向上し、
さらにセ
キュア・ブート、3つのイーサネット・メディア・アクセス・コントローラ
（EMAC）ハード IP コア、64 ビット DDR4 SDRAM サポート
等が強化されています。
Arria 10 SX SoCの最大リソース数1
10AS016
10AS022
10AS027
10AS032
10AS048
10AS057
10AS066
61,510
83,730
101,620
118,730
181,790
217,080
250,540
LE 数（K）
160
220
270
320
480
570
660
レジスタ数
246,040
334,920
406,480
474,920
727,160
868,320
1,002,160
440
588
750
891
1,438
1,800
2,133
M20K メモリ
（Mb）
9
11
15
17
28
35
42
MLAB メモリ
（Mb）
1
1.8
2.4
2.8
4.3
5.0
5.7
DSP ブロック数
156
192
800
985
1,368
1,612
1,855
18 x 19 ビット乗算器数
312
382
1,660
1,970
2,736
3,046
3,356
8
8
16
アーキテクチャ
機能
リソース
ALM 数
M20K メモリ・
ブロック数
グローバル・クロック・
ネットワーク
リージョナル・クロック・
ネットワーク
32
8
8
8
I/O 電圧レベル（V）
8
1.2, 1.25, 1.35, 1.8, 2.5, 3.02
3 V I/O のみ: 3 V LVTTL, 2.5 V CMOS
DDR & LVDS I/O: POD12, POD10, Differential POD12, Differential POD10, LVDS, RSDS, mini-LVDS, LVPECL
I/O 機能
サポートされる I/O 規格
1.6 Gbps の LVDS チャネ
ル数（受信 / 送信）
すべての I/O: 1.8 V CMOS, 1.5 V CMOS, 1.2 V CMOS, SSTL-135, SSTL-125, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-12, HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), HSUL-12, Differential SSTL-135,
Differential SSTL-125, Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-12,
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
120
120
168
内蔵 DPA 回路
PCIe ハード IP ブロック数
（Gen3）
サポートされる
メモリ・デバイス
1
2
222
270
270
3
直列、並列および差動
OCT
トランシーバ数
168
12
12
24
24
36
48
48
1
1
2
2
2
2
2
DDR4, DDR3, DDR2, QDR IV, QDR II+, QDR II+ Xtreme, LPDDR3, LPDDR2, RLDRAM 3, RLDRAM II, LLDRAM II, HMC
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.0 V 準拠。供給電源は 3.0 V です。
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デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Arria 10 SX SoC の機能一覧
Arria 10 SX SoC の最大リソース数1
10AS016
中央処理装置（CPU）
コア
スクラッチ・パッド RAM
10AS032
10AS048
10AS057
ダイレクト・メモリ・アクセス（DMA)
コントローラ
イーサネット MAC
L1 命令キャッシュ
（32 KB）
L1 データ・キャッシュ
（32 KB）
レイヤ 2 キャッシュ
（512 KB）
シェア
単精度および倍精度浮動小数点ユニット
（FPU）
ARM Neon™ メディア・エンジン
ARM CoreSight™ デバッグおよびトレース・テクノロジー
スヌープ制御ユニット
（SCU）
アクセラレータ・コヒーレンシ・ポート
（ACP）
DDR4 、DDR3、および LP DDR3（最大 64 ビット ECC サポート)
8 チャネル
3 個の DMA 内蔵 10/100/1000 イーサネット MAC
USB on-the-go controller（OTG）
UART コントローラ
2 個の DMA 対応 USB On-The-Go (OTG) コントローラ
2 個の 16550 互換 UART
シリアル・ペリフェラル・インタフェース
（SPI）
コントローラ
I2C コントローラ
4 個の SPI
5 個の I2C
Quad SPI フラッシュ・コントローラ
SD/SDIO/MMC コントローラ
NAND フラッシュ・コントローラ
汎用タイマ
シングル I/O (SIO)、デュアル I/O (DIO)、
クワッド I/O (QIO) SPI フラッシュを
サポート (各1個)
DMA および CE-ATA サポートする 1 個の eMMC 4.5
1 個 のONFI（1.0 以降）
8 ビットおよび 16 ビット・サポート
7個
ソフトウェア・プログラマブル汎用
I/O（GPIO)
最大 54 個の GPIO
ダイレクト・シェア I/O
HPS ペリフェラルに隣接する I/O に接続可能な 48 個の I/O
ウォッチドッグ・タイマ
4個
セキュア・ブート、Advanced Encryption Standard（AES）、
および Secure Hash Algorithm
セキュリティ
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
6 アルテラ製品カタログ
10AS066
256 KB
ハード・プロセッサ・システム
DDR メモリ
ハード・プロセッサ・システム
10AS027
デュアルコア ARM Cortex-A9 MPCore プロセッサ
CPU キャッシュおよびコプロセッサ
1
10AS022
•
2015
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Arria 10 FPGA シリーズのパッケージおよび I/O マトリックス
Arria 10 GX/GT FPGA1
UBGA (U)
FBGA (F)
484 ピン (U19)
672 ピン (F27)
780 ピン (F29)
1,152 ピン (F34)
1,152 ピン (F35)
10AX016
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AX022
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AX027
240, 48, 96, 12
10AX032
240, 48, 96, 12
360, 48, 156, 12
384, 48, 168, 24
384, 48, 168, 24
360, 48, 156, 12
384, 48, 168, 24
384, 48, 168, 24
360, 48, 156, 12
492, 48, 222, 24
396, 48, 174, 36
10AX057
492, 48, 222, 24
396, 48, 174, 36
432, 48, 192, 36
10AX066
492, 48, 222, 24
396, 48, 174, 36
432, 48, 192, 36
10AX090
504, 0, 252, 24
432, 0, 216, 36
10AX115
504, 0, 252, 24
432, 0, 216, 36
19 x 19 (mm)
0.8 mm ピッチ
27 x 27 (mm)
1.0 mm ピッチ
10AX048
29 x 29 (mm)
1.0 mm ピッチ
35 x 35 (mm)
1.0 mm ピッチ
1,152 ピン (F36)
35 x 35 (mm)
1.0 mm ピッチ
35 x 35 (mm)
1.0 mm ピッチ
Arria 10 GX/GT FPGA1
FBGA (F)
1,517 ピン (F40)
1,517 ピン (F40)
10AX057
696, 96, 324, 36
588, 48, 270, 48
10AX066
696, 96, 324, 36
588, 48, 270, 48
40 x 40 (mm)
1.0 mm ピッチ
40 x 40 (mm)
1.0 mm ピッチ
1,517 ピン (F40)
1,932 ピン (F45)
1,932 ピン (F45)
1,932 ピン (F45)
40 x 40 (mm)
1.0 mm ピッチ
45 x 45 (mm)
1.0 mm ピッチ
45 x 45 (mm)
1.0 mm ピッチ
45 x 45 (mm)
1.0 mm ピッチ
10AX027
10AX032
10AX048
10AX090
600, 0, 300, 48
342, 0, 154, 66
768, 0, 384, 48
624, 0, 312, 72
480, 0, 240, 96
10AX115
600, 0, 300, 48
342, 0, 154, 66
768, 0, 384, 48
624, 0, 312, 72
480, 0, 240, 96
10AT090
600, 0, 300, 48
624, 0, 312, 72
480, 0, 240, 96
10AT115
600, 0, 300, 48
624, 0, 312, 72
480, 0, 240, 96
Arria 10 SX SoC1
UBGA (U)
FBGA (F)
484 ピン (U19) 672 ピン (F27)
1,152 ピン (F34)
1,152 ピン (F35)
360, 48, 156, 12
384, 48, 168, 24
384, 48, 168, 24
360, 48, 156, 12
384, 48, 168, 24
384, 48, 168, 24
360, 48, 156, 12
492, 48, 222, 24
396, 48, 174, 36
10AS057
492, 48, 222, 24
396, 48, 174, 36
696, 96, 324, 36
588, 48, 270, 48
10AS066
492, 48, 222, 24
396, 48, 174, 36
696, 96, 324, 36
588, 48, 270, 48
27 x 27 (mm)
1.0 mm ピッチ
10AS016
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AS022
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AS027
240, 48, 96, 12
10AS032
240, 48, 96, 12
10AS048
1
780 ピン (F29)
19 x 19 (mm)
0.8 mm ピッチ
29 x 29 (mm)
1.0 mm ピッチ
35 x 35 (mm)
1.0 mm ピッチ
35 x 35 (mm)
1.0 mm ピッチ
1,517 ピン (F40) 1,517 ピン (F40)
40 x 40 (mm)
1.0 mm ピッチ
40 x 40 (mm)
1.0 mm ピッチ
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
624, 48, 192, 48
数字は GPIO 数、3.0 V I/O 数、LVDS ペア数、
トランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、イン・システム・プログラマビィティ
（ISP）および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン
数は、記載されている数値以下になります。
Arria 10 シリーズ・デバイスは、拡張された工業用温度範囲、RoHS 準拠パッケージに対応しています。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 7
デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
MAX 10 FP GA について
アルテラの新しい MAX 10 FPGA は、低コストかつ小型のインスタント・オンのプログラマブル・ロジック・デバイスで、先進
的なプロセッシング性能を提供することで、不揮発性 FPGA のインテグレーションに革新をもたらします。
MAX 10 FPGA は TSMC の 55nm エンベデッド・フラッシュ技術で製造されており、インスタント・オン・コンフィギュレーショ
ンにより、ユーザーは起動やシステム内の別のコンポーネントの初期化を迅速に制御できます。MAX 10 FPGA は、DSP、
ア
ナログ機能、Nios II エンベデッド・プロセッサ・サポート、
メモリ・コントローラなどの FPGA 機能もフル装備しています。
MAX 10 FPGA は、堅牢な一連の FPGA 機能内部に新しい機能を統合することにより、以下のように広範なコスト重視の量
産アプリケーションに最適なデバイスです。
自動車
•TSMC 55nm エンベデッド・フラッシュ・プロセス技術を採用し自動車業界の厳しい安全お
よび品質水準に適合
• フラッシュの統合により、高速ブートを必要とするアプリケーションである先進運転支援シ
ステム(ADAS) のリアビュー・カメラやインフォテイメント・ディスプレイなどでインスタント・
オン動作を実現
• モーター制御、バッテリ管理、電力変換など、電気自動車 (EV) アプリケーションの FPGA ク
ラスの信号処理を加速
産業機器
• システム・コストを低減しながらフットプリントを縮小し、デザインのセキュリティと信頼性
を向上
• モーター制御、I/O モジュール、および IoT アプリケーション向けの正確な環境条件センシ
ングと効率的なリアルタイム制御
• 複数の産業用イーサネット・プロトコルおよび M2M (machine to machine) 通信をシン
グル・チップでサポート
通信
• ボード環境を感知するアナログ機能により、起動シーケンスとシステム監視回路を単一
デバイスに統合可能
• I/O 拡張とNios II ソフトコア・プロセッサを使用したソフトウェア・ベースのシステム管理
により、信頼性の高い先進的なシングルチップ・システム・コントローラでボード管理を
統合可能
8 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
MAX 10 FP GA の機能一覧
MAX 10 FPGA の最大リソース数 1
10M02
10M04
10M08
10M16
10M25
10M40
10M50
2,000
4,000
8,000
16,000
25,000
40,000
50,000
M9K メモリ (Kb)
108
189
378
549
675
1,260
1,638
ユーザー・フラッシュ・
メモリ2 (KB)
12
16 - 156
32 - 172
32 - 296
32 - 400
64 - 736
64 - 736
18 x 18 ビット乗算器数
16
19
24
45
61
125
144
シングル
デュアル
デュアル
デュアル
デュアル
デュアル
デュアル
-
1、1
1、1
1、1
2、1
2、1
2、1
PLL4
1、2
1、2
1、2
1、4
1、4
1、4
1、4
GPIO
160
246
250
320
380
500
500
専用トランスミッタ
10
15
15
22
26
30
30
エミュレートされた
トランスミッタ
73
114
116
151
181
241
241
専用レシーバ
73
114
116
151
181
241
241
SRAM のみ
SRAM のみ
SRAM のみ
内部コンフィギュレーション
アナログ-デジタル・
コンバーター(ADC),
温度検出ダイオード (TSD)3
LVDS
I/O 機能
アーキテクチャ
機能
リソース
ALM 数
サポートされる
メモリ・デバイス
SRAM、DDR3 SDRAM、DDR2 SDRAM、
および LPDDR2
1
すべてのデータは、印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2
コンフィギュレーション･オプションによって追加ユーザー･フラッシュ・メモリが可能になります。
3
ADC ブロックおよび温度センシング･ダイオード（TSD）の数を示しています。ADC/TSD の供給数はパッケージ･タイプによって変化します。少ないピン数パッケージでは
ADC ハード IP へのアクセスができません。
4
PLL 供給数は、パッケージ・オプションに依存します。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 9
デ バ イ ス： G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
MAX10 FPGA シリーズのパッケージと I/O のマトリックス
MAX 10 FPGA - シングル電源デバイス (3.3 V または3.0 V)1
MBGA
UBGA (U)
EQFP (E)
M153
153 ピン
U169
169 ピン
E144
144 ピン
8 x 8 (mm)
0.5 mm ピッチ 2
11 x 11 (mm)
0.8 mm ピッチ
22 x 22 (mm)
0.5 mm ピッチ
10M02
C, 112, 9/29
C, 130, 9/38
C, 101, 7/27
10M04
C/F/A, 112, 9/29
C/F/A, 130, 9/38
C/F/A, 101, 10/27
10M08
C/F/A, 112, 9/29
C/F/A, 130, 9/38
C/F/A, 101, 10/27
C/F/A, 130, 9/38
C/F/A, 101, 10/28
10M16
10M25
C/F/A, 101, 10/28
10M40
C/F/A, 101, 10/28
10M50
C/F/A, 101, 10/28
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
「Easy PCB」は 0.8 mm の PCB デザイン・ルールを採用しています。
1
2
C, 223, 9/29 機能セット・オプション、
GPIO数、LVDSトランシーバ/レシーバ数を示します。
機能セット・オプション：C =コンパクト
（シングル・イメージ）、F =フラッシュ
（RSUとのデュアル・イメージ）、A=アナログ（アナログ機能ブロック）。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値
以下になります。
MAX 10 FPGA -デュアル 電源デバイス (1.2 V または 2.5 V)1
WLCSP
V36
36ピン
3 x 3 (mm)
0.4 mmピッチ
10M02
UBGA (U)
V81
81ピン
U324
324ピン
4 x 4 (mm)
0.4 mm ピッチ
15 x 15 (mm)
0.8 mmピッチ
FBGA (F)
F256
256ピン
17 x 17 (mm)
1.0 mmピッチ
F484
484ピン
F672
672ピン
23 x 23 (mm)
1.0 mm pitch ピッチ
27 x 27 (mm)
1.0 mm ピッチ
C, 160, 9/47
C, 27, 3/7
10M04
C/F/A, 246, 15/81
C/F/A, 178, 13/54
C/F/A, 246, 15/81
C/F/A, 178, 13/54
C/F/A, 250, 15/83
C/F/A, 246, 15/81
C/F/A, 178, 13/54
C/F/A, 320, 22/116
10M25
C/F/A, 178, 13/54
C/F/A, 360, 24/136
C/F/A, 380, 26/146
10M40
C/F/A, 178, 13/54
C/F/A, 360, 24/136
C/F/A, 500, 30/192
10M50
C/F/A, 178, 13/54
C/F/A, 360, 24/136
C/F/A, 500, 30/192
10M08
C, 56, 7/17
10M16
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
1
C, 27, 3/7
機能セット・オプション、GPIO数、LVDSトランシーバ/レシーバ数を示します。
機能セット・オプション：C =コンパクト
（シングル・イメージ）、F =フラッシュ
（RSUとのデュアル・イメージ）、A=アナログ（アナログ機能ブロック）。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
10 アルテラ製品カタログ
10 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Stratix V GT FPGA の機能一覧
Stratix V GT FPGA（0.85 V）の最大リソース数1
5SGTC5
5SGTC7
160,400
234,720
LE 数（K）
425
622
レジスタ数
641,600
938,880
2,304
2,560
M20K メモリ
（Mb）
45
50
MLAB メモリ
（Mb）
4.9
7.16
可変精度 DSP ブロック数
256
256
18 x 18 ビット乗算器数
512
512
アーキテクチャ
機能
リソース
ALM 数
M20K メモリ・ブロック数
グローバル・クロック・ネットワーク
16
リージョナル・クロック・ネットワーク
92
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
I/O 機能
サポートされるI/O規格
1.4 Gbps の LVDS チャネル数
（受信 / 送信）
1.2, 1.5, 1.8, 2.5, 3.32
LVCMOS, PCI™, PCI-X™, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II),
SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
150
内蔵 DPA 回路
3
直列、並列および差動
OCT
トランシーバ数
（28.05 Gbps / 14.1 Gbps）
1
2
150
4/32
4/32
PCIe ハード IP ブロック数（Gen3）
1
1
サポートされるメモリ・デバイス
DDR3, DDR2, QDR II, QDR II+, RLDRAM II, RLDRAM 3
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.3 V 準拠。供給電源は 3.0 V です。
アルテラ製品カタログ
•
2015
•
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デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Stratix V GX FPGA の機能一覧
Stratix V GX FPGA の最大リソース数（0.85 V）1
5SGXA3
5SGXA4
5SGXA5
5SGXA7
5SGXA9
5SGXAB
5SGXB5
5SGXB6
5SGXB9
5SGXBB
128,300
158,500
185,000
234,720
317,000
359,200
185,000
225,400
317,000
359,200
LE 数（K）
340
420
490
622
840
952
490
597
840
952
レジスタ数
513,200
634,000
740,000
938,880
1,268,000
1,436,800
740,000
901,600
1,268,000
1,436,800
M20K メモリ・
ブロック数
957
1,900
2,304
2,560
2,640
2,640
2,100
2,660
2,640
2,640
M20K メモリ
（Mb）
19
37
45
50
52
52
41
52
52
52
MLAB メモリ
（Mb）
3.92
4.84
5.65
7.16
9.67
10.96
5.65
6.88
9.67
10.96
可変精度 DSP
ブロック数
256
256
256
256
352
352
399
399
352
352
18 x 18 ビット
乗算器数
512
512
512
512
704
704
798
798
704
704
アーキテクチャ機能
リソース
ALM 数
グローバル・
クロック・
ネットワーク
16
リージョナル・
クロック・
ネットワーク
92
デザイン・
セキュリティ機能
3
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.32
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II), SSTL-2 (I and II),
HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 ((I and II), Differential SSTL-15 (I and II),
Differential SSTL-2 (I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II),
Differential HSTL-12 (I and II), Differential HSUL-12
I/O 機能
サポートされる
I/O 規格
1.4 Gbps の LVDS
チャネル数
（受信 / 送信）
174
174
210
210
150
150
150
150
3
直列、並列および差動
OCT
PCIe ハード IP
ブロック数（Gen3）
36
36
48
48
48
48
66
66
66
66
2
2
4
4
4
4
4
4
4
4
サポートされる
メモリ・デバイス
2
210
内蔵 DPA 回路
トランシーバ数
（14.1 Gbps）
1
210
DDR3, DDR2, QDR II, QDR II+, RLDRAM II, RLDRAM 3
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.3 V 準拠。供給電源は3.0 V です。
12 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Stratix V GS FPGA の機能一覧
Stratix V GS FPGA の最大リソース数（0.85 V）1
5SGSD3
5SGSD4
5SGSD5
5SGSD6
5SGSD8
89,000
135,840
172,600
220,000
262,400
LE 数（K）
236
360
457
583
695
レジスタ数
356,000
543,360
690,400
880,000
1,049,600
M20K メモリ・ブロック数
688
957
2,014
2,320
2,567
M20K メモリ
（Mb）
13
19
39
45
50
MLAB メモリ
（Mb）
2.72
4.15
5.27
6.71
8.01
可変精度 DSP ブロック数
600
1,044
1,590
1,775
1,963
1,200
2,088
3,180
3,550
3,926
リソース
ALM 数
アーキテクチャ
機能
18 x 18 ビット乗算器数
グローバル・ネットワーク・
クロック
16
リージョナル・クロック・
ネットワーク
92
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
I/O 機能
サポートされる I/O 規格
1.4 Gbps の LVDSチャネル数
（受信 / 送信）
108
174
サポートされる
メモリ・デバイス
174
210
210
3
直列、並列および差動
OCT
PCIe ハード IP ブロック数
（Gen3）
2
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
内蔵 DPA 回路
トランシーバ数（14.1 Gbps）
1
1.2, 1.5, 1.8, 2.5, 3.32
24
36
36
48
48
1
1
1
2
2
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM II, RLDRAM 3
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.3 V 準拠。供給電源は3.0 V です。
アルテラ製品カタログ
•
2015
•
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デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Stratix V E FPGA の機能一覧
Stratix V E FPGA の最大リソース数（0.85 V）1
5SEE9
5SEEB
317,000
359,200
LE 数（K）
840
952
レジスタ数
1,268,000
1,436,800
2,640
2,640
M20K メモリ
（Mb）
52
52
MLAB メモリ
（Mb）
9.67
10.96
可変精度 DSP ブロック数
352
352
18 x 18 ビット乗算器数
704
704
アーキテクチャ
機能
リソース
ALM 数
M20K メモリ・ブロック数
グローバル・クロック・ネットワーク
16
リージョナル・クロック・
ネットワーク
92
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.32
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
I/O 機能
サポートされるI/O規格
1.4 Gbps の LVDS チャネル数
（受信 / 送信）
内蔵 DPA 回路
直列、並列および差動
サポートされるメモリ・デバイス
2
210
3
OCT
1
210
DDR3, DDR2, QDR II, QDR II+, RLDRAM II, RLDRAM 3
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
3.3 V 準拠。供給電源は 3.0 V です。
14 アルテラ製品カタログ
•
2015
•
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Stratix V FPGA シリーズのパッケージおよび I/O マトリックス
Stratix V GS、GX、GT および E FPGA（0.85 V）1
FBGA（F）
780 ピン
1,152 ピン
1,152 ピン
1,517 ピン
29 x 29（mm）
1.0 mm ピッチ
35 x 35（mm）
1.0 mm ピッチ
5SGSD3
360, 90, 122
432, 108, 24
5SGSD4
360, 90, 12
432, 108, 24
696, 174, 36
552, 138, 24
696, 174, 36
2
5SGSD5
35 x 35（mm）
1.0 mm ピッチ
5SGSD6
5SGSD8
5SGXA3
360, 90, 12
40 x 40（mm）
1.0 mm ピッチ
1,517 ピン
40 x 40（mm）
1.0 mm ピッチ
1,760 ピン
42.5 x 42.5（mm）
1.0 mm ピッチ
1,932 ピン
45 x 45（mm）
1.0 mm ピッチ
696, 174, 36
840, 210, 48
696, 174, 36
840, 210, 48
432, 108, 24
432, 108, 36
696, 174, 36
5SGXA4
552, 138, 24
432, 108, 36
696, 174, 36
5SGXA5
552, 138, 24
432, 108, 36
696, 174, 36
600, 150, 48
840, 210, 48
5SGXA7
552, 138, 24
432, 108, 36
696, 174, 36
600, 150, 48
840, 210, 48
2
5SGXA9
696, 174, 36
3
840, 210, 48
5SGXAB
696, 174, 363
840, 210, 48
5SGXB5
432, 108, 66
600, 150, 66
5SGXB6
432, 108, 66
600, 150, 66
5SGXB9
600, 150, 663
5SGXBB
600, 150, 663
5SGTC5
600, 150, 364
5SGTC7
600, 150, 364
5SEE9
696, 174, 03
840, 210, 0
5SEEB
696, 174, 03
840, 210, 0
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
Hybrid パッケージ（フリップチップ）FBGA：33.0 x 33.0（mm）1.0 mm ピッチ
3
Hybrid パッケージ（フリップチップ）FBGA：45.0 x 45.0（mm）1.0 mm ピッチ
4
GX–GT 間マイグレーション。未使用のトランシーバ・チャネルを電源 / グランドに接続。
1
2
264, 66, 24
数字は GPIO ピン数、LVDS ペア数、
トランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
Stratix シリーズ・デバイスは、
コマーシャル用および工業用温度範囲、RoHS 準拠パッケージに対応しています。
Stratix IV GT デバイスは、工業用温度範囲（0˚C～100˚C）にのみ対応しています。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 15
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Arria V GX FPGA の機能一覧
Arria V GX FPGA（1.1 V、1.15 V）の最大リソース数1
5AGXA1
5AGXA3
5AGXA5
5AGXA7
5AGXB1
5AGXB3
5AGXB5
5AGXB7
28,302
58,900
71,698
91,680
113,208
136,880
158,491
190,240
LE 数（K）
75
156
190
242
300
362
420
504
レジスタ数
113,208
235,600
286,792
366,720
452,832
547,520
633,964
760,960
800
1,051
1,180
1,366
1,510
1,726
2,054
2,414
M10K メモリ
（Kb）
8,000
10,510
11,800
13,660
15,100
17,260
20,540
24,140
MLAB メモリ
（Kb）
463
961
1,173
1,448
1,852
2,098
2,532
2,906
可変精度 DSP ブロック数
240
396
600
800
920
1,045
1,092
1,156
18 x 18 ビット乗算器数
480
792
1,200
1,600
1,840
2,090
2,184
2,312
12
12
16
16
アーキテクチャ
機能
リソース
ALM 数
M10K メモリ・ブロック数
グローバル・クロック・
ネットワーク
16
PLL 数2
10
10
12
デザイン・セキュリティ
機能
3
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II), SSTL-2 (I and II),
HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II), Differential SSTL-15 (I and II),
Differential SSTL-2 (I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II),
Differential HSTL-12 (I and II), Differential HSUL-12
サポートされる I/O 規格
LVDS トランスミッタ数
（送信）
LVDS レシーバ数（受信）
I/O 機能
12
70
70
120
120
160
160
160
160
80
80
136
136
176
176
176
176
内蔵 DPA 回路
3
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数
（6.5536 Gbps）
9
9
24
24
24
24
36
36
PCIe ハード IP ブロック数
（Gen2 x 4）
1
1
2
2
2
2
2
2
2
2
4
4
4
4
4
4
外部メモリ・
インタフェース
ハード・メモリ・
コントローラ3
サポートされる
メモリ・デバイス
DDR3, DDR2, DDR II+4, QDR II, QDR II+, RLDRAM II, LPDDR4, LPDDR24
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナルPLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
4
これらのメモリ・インタフェースはアルテラ IP としては提供されません。
1
2
16 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Arria V GT FPGA の機能一覧
Arria V GT FPGA（1.1 V、1.15 V）の最大リソース数1
5AGTC3
5AGTC7
5AGTD3
5AGTD7
58,900
91,680
136,880
190,240
LE 数（K）
156
242
362
504
レジスタ数
235,600
366,720
547,520
760,960
M10K メモリ・ブロック数
1,051
1,366
1,726
2,414
M10K メモリ
（Kb）
10,510
13,660
17,260
24,140
MLAB メモリ
（Kb）
961
1,448
2,098
2,906
可変精度 DSP ブロック数
396
800
1,045
1,156
18 x 18 ビット乗算器数
792
1,600
2,090
2,312
12
16
アーキテクチャ
機能
リソース
ALM 数
グローバル・クロック・ネットワーク
PLL 数2
16
10
12
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
I/O 機能
サポートされる I/O 規格
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
LVDS トランスミッタ数（送信）
70
120
160
160
LVDS レシーバ数（受信）
80
136
176
176
内蔵 DPA 回路
3
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
トランシーバ数
（10.3125 Gbps / 6.5536 Gbps）3
PCIe ハード IP ブロック
（Gen2 x 4）
外部メモリ・
インタフェース
ハード・メモリ・コントローラ4
サポートされるメモリ・デバイス
3
4/3
12/6
12/6
20/6
1
2
2
2
2
4
4
4
DDR3, DDR2, DDR II+5, QDR II, QDR II+, RLDRAM II, LPDDR5, LPDDR25
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
ペアの 10 Gbps トランシーバ・チャネルは、3 本の 6 Gbps トランシーバ・チャネルとして構成可能です。
4
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
5
これらのメモリ・インタフェースはアルテラ IP としては提供されません。
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 17
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Arria V GZ FPGA の機能一覧
Arria V GZ FPGA（0.85 V）の最大リソース数1
5AGZE1
5AGZE3
5AGZE5
5AGZE7
83,020
135,840
150,960
169,800
LE 数（K）
220
360
400
450
レジスタ数
332,080
543,360
603,840
679,200
585
957
1,440
1,700
M20K メモリ
（Kb）
11,700
19,140
28,800
34,000
MLAB メモリ
（Kb）
2,594
4,245
4,718
5,306
可変精度 DSP ブロック数
800
1,044
1,092
1,139
18 x 18 ビット乗算器数
1,600
2,088
2,184
2,278
24
24
アーキテクチャ
機能
リソース
ALM 数
M20K メモリ・ブロック数
グローバル・クロック・ネットワーク
16
PLL 数2
20
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.0, 3.33
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 ((I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
サポートされる I/O 規格
I/O 機能
20
LVDS トランスミッタ数（送信）
99
99
166
166
LVDS レシーバ数（受信）
108
108
168
168
内蔵 DPA 回路
3
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数（12.5 Gbps）
外部メモリ・
インタフェース
PCIe ハード IP ブロック数
（Gen2 x 8、Gen3）
サポートされるメモリ・デバイス
24
24
36
36
1
1
1
1
DDR3, DDR2, QDR II, QDR II+, RLDRAM II, RLDRAM 3
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
3.3 V 準拠。供給電源は 3.0 V です。
1
2
18 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Arria V SX SoC の機能一覧
Arria V SX SoC（1.1 V）の最大リソース数1
5ASXB3
5ASXB5
132,075
174,340
LE 数（K）
350
462
レジスタ数
528,300
697,360
M10K メモリ・ブロック数
1,729
2,282
M10K メモリ
（Kb）
17,290
17,290
MLAB メモリ
（Kb）
アーキテクチャ
機能
リソース
ALM 数
2,014
2,658
可変精度 DSP ブロック数
809
1,090
18 x 18 ビット乗算器数
1,618
2,180
プロセッサ・コア (ARM Cortex-A9)
デュアル
デュアル
最大 CPU クロック周波数
1.05 GHz
1.05 GHz
グローバル・クロック・ネットワーク
16
PLL 数2 (FPGA)
14
14
PLL 数 (HPS)
3
3
2
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
I/O 機能
サポートされる I/O 規格
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
LVDS トランスミッタ数（送信）
136
136
LVDS レシーバ数（受信）
120
120
内蔵 DPA 回路
3
直列および差動
OCT
外部メモリ・
インタフェース
プログラマブルなドライブ・ストレングス
3
トランシーバ数（6.5536 Gbps）
30
30
PCIe ハード IP ブロック数（Gen2 x 4）
2
2
GPIO 数（FPGA）
540
540
GPIO 数（HPS）
208
208
3
ハード・メモリ・コントローラ（FPGA）
3
3
3
ハード・メモリ・コントローラ（HPS）
1
1
サポートされるメモリ・デバイス
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM II, LPDDR24, SDR
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
4
これらのメモリ・インタフェースはアルテラ IP としては提供されません。
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 19
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Arria V ST SoC の機能一覧
Arria V ST SoC（1.1 V）の最大リソース数1
5ASTD3
5ASTD5
132,075
174,340
LE 数（K）
350
462
レジスタ数
528,300
697,360
M10K メモリ・ブロック数
1,729
2,282
M10K メモリ
（Kb）
17,290
17,290
MLAB メモリ
（Kb）
2,014
2,658
809
1,090
1,618
2,180
プロセッサ・コア (ARM Cortex-A9)
デュアル
デュアル
最大 CPU クロック周波数
1.05 GHz
1.05 GHz
リソース
ALM 数
可変精度 DSP ブロック数
アーキテクチャ
機能
18 x 18 乗算器数
グローバル・クロック・ネットワーク
16
PLL 数2 (FPGA)
14
14
PLL 数2 (HPS)
3
3
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
I/O 機能
サポートされる I/O 規格
LVDS トランスミッタ数（送信）
136
136
LVDS レシーバ数（受信）
120
120
内蔵 DPA 回路
3
直列および差動
OCT
プログラマブルなドライブ・
ストレングス
3
トランシーバ数（6.5536 Gbps）
16/30
16/30
2
2
540
540
208
208
ハード・メモリ・コントローラ（FPGA）
3
3
ハード・メモリ・コントローラ（HPS）
1
1
PCIe ハード IP ブロック数（Gen2 x4）
GPIO 数（FPGA）
GPIO 数（HPS）
3
外部メモリ・
インタフェース
3
サポートされるメモリ・デバイス
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM II, LPDDR24, SDR
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
4
これらのメモリ・インタフェースはアルテラ IP としては提供されません。
1
2
20 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Arria V FPGA シリーズのパッケージおよび I/O マトリックス
Arria V GX、GT および GZ FPGA（0.85 V）1
FBGA (F)
672 ピン
27 x 27（mm）
1.0 mm ピッチ
5AGXA1
5AGXA3
5AGXA5
5AGXA7
Hybrid FBGA (H)
FBGA (F)
780 ピン
1,152 ピン
896 ピン
29 x 29（mm）
1.0 mm ピッチ
35 x 35（mm）
1.0 mm ピッチ
31 x 31（mm）
1.0 mm ピッチ
336
416
320
9,0
9,0
9,0
336
416
320
9,0
9,0
9,0
336
384
320
9,0
18,0
9,0
24,0
336
384
320
544
9,0
18,0
9,0
24,0
384
320
544
704
18,0
9,0
24,0
24,0
384
320
544
704
18,0
9,0
24,0
24,0
544
704
5AGXB1
5AGXB3
5AGXB5
5AGXB7
5AGTC3
36,0
544
704
24,0
36,0
416
320
3,4
3,4
384
320
544
6,8
3,4
6,12
384
320
544
6,8
3,4
6,12
6,12
544
704
6,12
6,20
5AGTD7
342
414
12
24
342
414
12
24
704
534
5AGZE5
5AGZE7
1
24,0
3,4
5AGTD3
5AGZE3
544
336
5AGTC7
5AGZE1
1,517 ピン
40 x 40（mm）
1.0 mm ピッチ
674
24
36
534
674
24
36
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
636
8,0
Arria V GX および GT デバイスの場合、上段の数字はユーザー I/O ピン数を示しており、下段の数字は 6.5536 Gbps および 10.3125 Gbps のトランシーバ数を示しています。2
本の 10 Gbps トランシーバ・チャネルは、3 本の 6 Gbps トランシーバ・チャネルとして構成可能です。Arria V GZ デバイスの場合、上段の数字はユーザー I/O ピン数を示して
おり、下段の数字は 12.5 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。同一色のバーティカル・マイグレーション・ラインが示されたデバイス製品間では、I/O ピンのマイグ
レーションが可能です。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
最大 320 個の I/O ピン、最大 9 個の 6.5536 Gbps トランシーバ数（Arria V GX デバイスの場合）、最大 4 個の 10.3125 Gbps トランシーバ数（Arria V GX の場合）が使われる
際に、バーティカル・マイグレーションが可能です。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 21
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Arria V FPGA シリーズのパッケージおよび I/O マトリックス
Arria V SX および ST SoC（1.1 V）1
FBGA（F）
896 ピン
1
1,152 ピン
1,517 ピン
31 x 31（mm）
1.0 mm ピッチ
35 x 35（mm）
1.0 mm ピッチ
40 x 40（mm）
1.0 mm ピッチ
5ASXB3
250, 208
385, 208
540, 208
5ASXB5
250, 208
385, 208
540, 208
5ASTD3
250, 208
385, 208
540, 208
5ASTD5
250, 208
385, 208
540, 208
12+0
12+0
12+6
12+6
18+0
18+0
18+8
18+8
30+0
30+0
30+16
30+16
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
636, 216 上段の数字はユーザー I/O ピン数と HPS I/O ピン数を示しており、
下段の数字は 6.5536 Gbps・10.3125 Gbps のトランシーバ数を示しています。
8+0
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以
下になります。
22 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone V E FPGA の機能一覧
Cyclone® V E FPGA（1.1 V）の最大リソース数1
5CEA2
5CEA4
5CEA5
5CEA7
5CEA9
9,434
18,480
29,080
56,480
113,560
LE 数（K）
25
49
77
149.5
301
レジスタ数
37,736
73,920
116,320
225,920
454,240
176
308
446
686
1,220
M10K メモリ
（Kb）
1,760
3,080
4,460
6,860
12,200
MLAB メモリ
（Kb）
196
303
424
836
1,717
可変精度 DSP ブロック数
25
66
150
156
342
18 x 18 ビット乗算器数
50
132
300
312
684
6
6
アーキテクチャ
機能
リソース
ALM 数
M10K メモリ・ブロック数
グローバル・クロック・
ネットワーク
PLL 数
16
4
4
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
I/O 機能
サポートされる I/O 規格
LVDS チャネル数
（受信 875 Mbps /
送信 840 Mbps）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
56
56
内蔵 DPA 回路
3
PCIe ハード IP ブロック数
–
外部メモリ・
インタフェース
サポートされる
メモリ・デバイス
120
120
2
2
直列および差動
プログラマブルな
ドライブ・ストレングス
ハード・メモリ・
コントローラ2
2
60
–
OCT
1
6
1
1
2
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 23
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V GX FPGA の機能一覧
Cyclone V GX FPGA（1.1 V）の最大リソース数1
5CGXC3
5CGXC4
5CGXC5
5CGXC7
5CGXC9
13,460
18,868
29,080
56,480
113,560
LE 数（K）
35.5
50
77
149.5
301
レジスタ数
53,840
75,472
116,320
225,920
454,240
135
250
446
686
1,220
M10K メモリ
（Kb）
1,350
2,500
4,460
6,860
12,200
MLAB メモリ
（Kb）
291
295
424
836
1,717
可変精度 DSP ブロック数
57
70
150
156
342
18 x 18 ビット乗算器数
114
140
300
312
684
7
8
アーキテクチャ
機能
リソース
ALM 数
M10K メモリ・ブロック数
グローバル・クロック・
ネットワーク
16
PLL 数2
4
6
デザイン・セキュリティ
機能
3
I/O 電圧レベル（V）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
サポートされる I/O 規格
I/O 機能
LVDS チャネル数
（受信 875 Mbps /
送信 840 Mbps）
52
84
内蔵 DPA 回路
84
120
140
–
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数
（3.125 Gbps）
3
6
6
9
12
PCIe ハード IP ブロック数
（Gen1 x4）
1
2
2
2
2
1
2
2
2
2
ハード・メモリ・
コントローラ3
外部メモリ・
インタフェース
6
サポートされる
メモリ・デバイス
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
1
2
24 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone V GT FPGA の機能一覧
Cyclone V GT FPGA（1.1 V）の最大リソース数1
5CGTD5
5CGTD7
5CGTD9
29,080
56,480
113,560
LE 数（K）
77
149.5
301
レジスタ数
116,320
225,920
454,240
446
686
1,220
M10K メモリ
（Kb）
4,460
6,860
12,200
MLAB メモリ
（Kb）
424
836
1,717
可変精度 DSP ブロック
150
156
342
18 x 18 ビット乗算器数
300
312
684
アーキテクチャ
機能
リソース
ALM 数
M10K メモリ・ブロック数
グローバル・クロック・
ネットワーク
PLL 数2
16
6
デザイン・セキュリティ機能
I/O 機能
LVDS チャネル数（受信 875
Mbps / 送信 840 Mbps）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
84
内蔵 DPA 回路
120
140
–
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数
（6.144 Gbps）3
6
9
12
PCIe ハード IP ブロック数
（Gen2 x1、x2、および
x4、Gen1 x4）
2
2
2
2
2
2
ハード・メモリ・コントローラ4
外部メモリ・
インタフェース
8
3
I/O 電圧レベル（V）
サポートされる I/O 規格
7
サポートされる
メモリ・デバイス
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
オートモーティブ・グレードGTには 5 Gbps トランシーバが搭載されます。
4
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
1
2
アルテラ製品カタログ
•
2015
•
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デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V SE SoC の機能一覧
Cyclone V SE SoC（1.1 V）の最大リソース数1
5CSEA2
5CSEA4
5CSEA5
5CSEA6
9,434
15,094
32,075
41,509
LE 数（K）
25
40
85
110
レジスタ数
37,736
60,376
128,300
166,036
140
270
397
557
M10K メモリ
（Kb）
1,400
2,700
3,970
5,570
MLAB メモリ
（Kb）
138
231
480
621
可変精度 DSP ブロック数
36
84
87
112
18 x 18 ビット乗算器数
72
168
174
224
シングルまたは
デュアル
シングルまたは
デュアル
シングルまたは
デュアル
シングルまたは
デュアル
925 MHz
925 MHz
925 MHz
アーキテクチャ機能
リソース
ALM 数
M10K メモリ・ブロック数
プロセッサ・コア
（ARM Cortex-A9）
最大 CPU クロック周波数
グローバル・クロック・
ネットワーク
16
2
PLL 数（FPGA）
5
5
6
6
PLL 数（HPS）
3
3
3
3
2
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
サポートされる I/O 規格
外部メモリ・
インタフェース
I/O 機能
LVDS チャネル数（受信 875 Mbps
/ 送信 840 Mbps）
37, 32
37, 32
内蔵 DPA 回路
72, 72
72, 72
–
直列および差動
OCT
プログラマブルな
ドライブ・ ストレングス
3
PCIe ハード IP ブロック数
–
GPIO 数（FPGA）
145
145
288
288
GPIO 数（HPS）
181
181
181
181
ハード・メモリ・コントローラ3
（FPGA）
1
1
1
1
ハード・メモリ・コントローラ3
（HPS）
1
1
1
1
サポートされる
メモリ・デバイス
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
1
2
26 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone V SX SoC の機能一覧
Cyclone V SX SoC（1.1 V）の最大リソース数1
5CSXC2
5CSXC4
5CSXC5
5CSXC6
9,434
15,094
32,075
41,509
LE 数（K）
25
40
85
110
レジスタ数
37,736
60,376
128,300
166,036
140
270
397
557
M10K メモリ
（Kb）
1,400
2,700
3,970
5,570
MLAB メモリ
（Kb）
138
231
480
621
可変精度 DSP ブロック数
36
84
87
112
18 x 18 ビット乗算器数
72
168
174
224
デュアル
デュアル
デュアル
デュアル
925 MHz
925 MHz
925 MHz
925 MHz
アーキテクチャ機能
リソース
ALM 数
M10K メモリ・ブロック数
プロセッサ・コア
（ARM Cortex-A9）
最大 CPU クロック周波数
グローバル・クロック・
ネットワーク
16
2
PLL 数（FPGA）
5
5
6
6
PLL 数（HPS）
3
3
3
3
2
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
サポートされるI/O規格
LVDS チャネル数（受信 875 Mbps /
送信 840 Mbps）
37, 32
37, 32
I/O 機能
内蔵 DPA 回路
72, 72
–
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数（3.125 Gbps）
6
6
9
9
PCIe ハード IP ブロック
（Gen1 x4）
2
2
2
23
145
145
288
288
181
181
181
181
ハード・メモリ・コントローラ
（ FPGA）
1
1
1
1
ハード・メモリ・コントローラ4
（ HPS）
1
1
1
1
GPIO 数（FPGA）
GPIO 数（HPS）
4
外部メモリ・
インタフェース
72, 72
サポートされるメモリ・デバイス
3
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
U672 パッケージには、1個の PCIe ハード IP ブロックが搭載されています。
4
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 27
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V ST SoC の機能一覧
Cyclone V ST SoC（1.1 V）の最大リソース数1
5CSTD5
5CSTD6
32,075
41,509
LE 数（K）
85
110
レジスタ数
128,300
166,036
397
557
M10K メモリ
（Kb）
3,970
5,570
アーキテクチャ機能
リソース
ALM 数
M10K メモリ・ブロック数
MLAB メモリ
（Kb）
480
621
可変精度 DSP ブロック数
87
112
18 x 18 ビット乗算器数
174
224
プロセッサ・コア
（ARM Cortex-A9）
デュアル
デュアル
最大 CPU クロック周波数
925 MHz
925 MHz
グローバル・クロック・
ネットワーク
16
2
PLL 数（FPGA）
6
6
2
PLL 数（HPS）
3
3
デザイン・セキュリティ機能
3
I/O 電圧レベル（V）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
サポートされる I/O 規格
LVDS チャネル数
（受信 875 Mbps / 送信 840 Mbps）
72
I/O 機能
内蔵 DPA 回路
–
直列および差動
OCT
プログラマブルな
ドライブ・ストレングス
3
トランシーバ数（5 Gbps）
PCIe ハード IP ブロック数
（Gen2 x1、x2、および x4、Gen1 x4）
GPIO 数（FPGA）
GPIO 数（HPS）
ハード・メモリ・コントローラ
（FPGA）
3
3
ハード・メモリ・コントローラ（HPS）
外部メモリ・
インタフェース
72
サポートされるメモリ・デバイス
9
9
2
2
288
288
181
181
1
1
1
1
DDR3, DDR2, LPDDR2
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
PLL 数は汎用 フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3
16 ビットおよび 32 ビット誤り訂正コード（ECC）をサポートします。
1
2
28 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone V FPGA シリーズのパッケージおよび I/O マトリックス
Cyclone V E、GX および GT FPGA（1.1 V）1
MBGA (M)
301 ピン
11 x 11（mm）
0.5 mm ピッチ
383 ピン
13 x 13（mm）
0.5 mm ピッチ
UBGA (U)
484 ピン
15 x 15（mm）
0.5 mm ピッチ
324 ピン
484 ピン
256 ピン
484 ピン
15 x 15（mm）
0.8 mm ピッチ
19 x 19（mm）
0.8 mm ピッチ
17 x 17（mm）
1.0 mm ピッチ
23 x 23（mm）
1.0 mm ピッチ
5CEA2
223
176
224
128
224
5CEA4
223
176
224
128
224
5CEA5
175
5CEA7
240
5CEA9
144
5CGXC3
3
672 ピン
896 ピン
27 x 27（mm）
1.0 mm ピッチ
31 x 31（mm）
1.0 mm ピッチ
224
240
240
240
336
480
240
224
336
480
208
208
3
129
175
224
240
336
5CGXC5
129
175
224
240
336
240
240
336
480
240
224
336
480
224
240
336
240
240
336
480
240
224
336
480
4
4
6
6
6
6
240
3
5CGXC9
5CGTD5
5CGTD7
5CGTD9
6
5
129
4
175
6
6
240
3
6
5
1,152 ピン
35 x 35（mm）
1.0 mm ピッチ
3
5CGXC4
5CGXC7
1
FBGA (F)
6
6
6
6
6
6
6
6
6
9
9
9
12
560
12
6
9
9
9
12
560
12
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
636
12
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 3.125 Gbps、5 Gbps、
または 6.144 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
最大 175 個の GPIO を使用するだけで、
このバーディカル・マイグレーションが達成できます。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 29
デ バ イ ス： 2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V FPGA シリーズのパッケージおよび I/O マトリックス
Cyclone V SE、SX および ST SoC（1.1 V）1
UBGA（U）
484 ピン
1
FBGA（F）
672 ピン
896 ピン
19 x 19（mm）
0.8 mm ピッチ
23 x 23（mm）
0.8 mm ピッチ
5CSEA2
66, 151
145, 181
5CSEA4
66, 151
145, 181
5CSEA5
66, 151
145, 181
288, 181
5CSEA6
66, 151
145, 181
288, 181
0
0
0
0
31 x 31（mm）
1.0 mm ピッチ
0
0
0
0
0
0
5CSXC2
145, 181
5CSXC4
145, 181
5CSXC5
145, 181
288, 181
5CSXC6
145, 181
288, 181
6
6
9
9
9
9
5CSTD5
288, 181
5CSTD6
288, 181
9
9
すべてのデータは、印刷時のもので、変更となる可能性があります。最新情報については、www.altera.co.jp をご覧ください。
636, 161
12
上段の数字はユーザー I/O ピン数と HPS I/O ピン数を示しており、下段の数字は 3.125 Gbps または 5 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
最大 138 個の GPIO を使用するだけで、
このバーディカル・マイグレーションが達成できます。
30 アルテラ製品カタログ
30 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
Stratix IV GT FPGA の機能一覧
Stratix IV GT FPGA（0.95 V）の最大リソース数1
ALM 数
LE 数（K）
EP4S40G5
EP4S100G2
EP4S100G3
EP4S100G4
EP4S100G5
91,200
212,480
91,200
116,480
141,440
212,480
228
531
228
291
354
531
2
182,400
424,960
182,400
232,960
282,880
424,960
M9K メモリ・ブロック数
1,235
1,280
1,235
936
1,248
1,280
22
64
22
36
48
64
MLAB メモリ
（Kb）
2,850
6,640
2,850
3,640
4,420
6,640
エンベデッド・メモリ
（Kb）
14,283
20,736
14,283
13,608
18,144
20,736
18 x 18 ビット乗算器数
1,288
1,024
1,288
832
1,024
1,024
レジスタ数
リソース
EP4S40G2
M144K メモリ・
ブロック数
アーキテクチャ機能
グローバル・クロック・
ネットワーク
16
リージョナル・クロック・
ネットワーク
64
88
64
88
88
88
ペリフェラル・クロック・
ネットワーク
88
112
88
112
112
112
PLL 数
8
8
8
12
12
12
デザイン・セキュリティ
機能
3
その他
プラグ＆プレイ・シグナル・インテグリティ、
プログラマブル・パワー・テクノロジ
I/O 機能
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.33
サポートされる I/O 規格
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
1,100 Mbps の Emulated
LVDS チャネル数
192
256
192
1,600 Mbps の LVDS
チャネル数（受信 / 送信）
256
256
256
46/46
内蔵 DPA 回路
3
直列、並列および差動
OCT
トランシーバ数
（11.3 Gbps / 8.5 Gbps /
6.5 Gbps）
4
PCIe ハード IP ブロック数
サポートされる
メモリ・デバイス
12/12/12
12/12/12
24/0/12
24/8/16
24/8/16
32/0/16
2
2
2
4
4
4
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM 2, SDR
工業用温度範囲（0oC～100oC）
でのみ使用可能。
ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタは 50% 増加します。
3
3.3 V 準拠。供給電源は 3.0 V です。
4
総トランシーバ数は、11.3 Gbps トランシーバと 8.5 Gbps トランシーバと 6.5 Gbps トランシーバの合計になります。
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 31
デ バ イ ス： 4 0 n m デ バ イ ス・ポ ート フォリ オ
Stratix IV GX FPGA の機能一覧
Stratix IV GX FPGA（0.9 V）の最大リソース数
EP4SGX70
ALM 数
70,300
91,200
116,480
141,440
212,480
73
106
176
228
291
354
531
58,080
84,480
140,600
182,400
232,960
282,880
424,960
M9K メモリ・ブロック数
462
660
950
1,235
936
1,248
1,280
M144K メモリ・
ブロック数
16
16
20
22
36
48
64
MLAB メモリ
（Kb）
908
1,320
2,197
2,850
3,640
4,420
6,640
6,462
8,244
11,430
14,283
13,608
18,144
20,736
384
512
920
1,288
832
1,040
1,024
エンベデッド・メモリ
（Kb）
18 x 18 ビット乗算器数
グローバル・クロック・
ネットワーク
アーキテクチャ機能
EP4SGX530
42,240
レジスタ数1
2
16
リージョナル・クロック・
ネットワーク
64
64
64
64
88
88
88
ペリフェラル・クロック・
ネットワーク
56
56
88
88
88
88
112
PLL 数
4
4
8
8
12
12
12
デザイン・セキュリティ
機能
3
その他
プラグ＆プレイ・シグナル・インテグリティ、
プログラマブル・パワー・テクノロジ
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.33
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
サポートされる I/O 規格
1,100 Mbps の Emulated
LVDS チャネル数
I/O機能
EP4SGX360
29,040
LE 数（K）
リソース
EP4SGX110 EP4SGX180 EP4SGX230 EP4SGX290
1,600 Mbps の LVDS
チャネル数（受信 / 送信）
128
128
192
192
256
256
256
56/56
56/56
88/88
88/88
98/98
98/98
98/98
エンベデッド DPA 回路
直列、並列および差動
OCT
トランシーバ数
（8.5 Gbps / 6.5 Gbps）4
PCIe ハード IP ブロック数
16/8
16/8
24/12
24/12
32/16
32/16
32/16
2
2
2
2
4
4
4
サポートされる
メモリ・デバイス
1
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM 2, SDR
ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタは 50% 増加します。
2
EP4SGX360N デバイスは 1,024 18 x 18 ビット乗算器数を搭載しています。
3
3.3 V 準拠。供給電源は 3.0 V です。
4
総トランシーバ数は、8.5 Gbps トランシーバと 6.5 Gbps トランシーバの合計になります。
32 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
Stratix IV E FPGA の機能一覧
Stratix IV E FPGA（0.9 V）の最大リソース数
EP4SE230
EP4SE360
EP4SE530
EP4SE820
91,200
141,440
212,480
325,220
228
354
531
813
182,400
282,880
424,960
650,440
1,235
1,248
1,280
1,610
22
48
64
60
MLAB メモリ
（Kb）
2,850
4,420
6,640
10,163
エンベデッド・メモリ
（Kb）
14,283
18,144
20,736
23,130
18 x 18 ビット乗算器数
1,288
1,040
1,024
960
ALM 数
LE 数（K）
リソース
レジスタ数1
M9K メモリ・ブロック数
M144K メモリ・ブロック数
アーキテクチャ機能
グローバル・クロック・
ネットワーク
16
リージョナル・クロック・
ネットワーク
64
88
88
88
ペリフェラル・クロック・
ネットワーク
88
88
112
132
PLL 数
4
12
12
12
デザイン・セキュリティ機能
3
その他
プログラマブル・パワー・テクノロジ
I/O 電圧レベル（V）
I/O 機能
サポートされる I/O 規格
1,100 Mbps の Emulated LVDS
チャネル数
1,600 Mbps の LVDS
チャネル数（受信 / 送信）
内蔵 DPA 回路
OCT
サポートされる
メモリ・デバイス
1
2
1.2, 1.5, 1.8, 2.5, 3.32
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
128
256
256
288
56/56
88/88
112/112
132/132
3
直列、並列および差動
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM 2, SDR
ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタは 50% 増加します。
3.3 V 準拠。供給電源は 3.0 V です。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 33
デ バ イ ス： 4 0 n m デ バ イ ス・ポ ート フォリ オ
Stratix IV FPGA シリーズのパッケージおよび I/O マトリックス
FBGA (F)1
780 ピン
29 x 29（mm）
1.0 mm ピッチ
1,152 ピン
35 x 35（mm）
1.0 mm ピッチ
1,152 ピン
35 x 35（mm）
1.0 mm ピッチ
1,760 ピン
42.5 x 42.5（mm）
1.0 mm ピッチ
12+12+12
6464
EP4S40G5
12+12+12
646
EP4S100G2
24+0+12
769
EP4S100G3
24+8+16
769
EP4S100G4
24+8+16
6464
EP4S100G5
769
24+0+12
EP4SGX70
368
EP4SGX110
368
EP4SGX180
368
Stratix IV GX
EP4SGX230
FPGAs (0.9 V)2
368
EP4SGX290
2883
EP4SGX360
2883
8+0
8+0
8+0
16+0
16+0
32+0+16
480
8+0
16+8
368
16+0
560
16+0
560
16+0
560
16+0
560
16+0
480
16+8
560
16+8
560
16+8
560
16+8
560
16+8
5604
EP4SGX530
Stratix IV E
FPGAs
1,932 ピン
45 x 45（mm）
1.0 mm ピッチ
646
EP4S40G2
Stratix IV GT
FPGAs (0.95V)
1,517 ピン
40 x 40（mm）
1.0 mm ピッチ
16+8
736
24+12
736
24+12
736
24+12
736
24+12
7364
864
24+12
864
24+12
864
24+12
24+12
EP4SE820
7364
9604
1,104
EP4SE530
7364
9604
960
EP4SE360
480
EP4SE230
480
2
904
32+16
904
32+16
904
32+16
736
FineLine ボール・グリッド・アレイ
I/O 数には、データ入力として使える専用クロック入力は含まれません。
3
Hybrid パッケージ（フリップチップ）FBGA：35.0 x 35.0（mm）1.0 mm ピッチ
4
Hybrid パッケージ（フリップチップ）FBGA：42.5 x 42.5（mm）1.0 mm ピッチ
1
2
636
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 11.3 Gbps・8.5 Gbps・6.5 Gbps のトランシーバ数の合計を示しています。
636
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 8.5 Gbps・6.5 Gbps のトランシーバ数の合計を示しています。
12+12+12
8+0
288
数字はユーザー I/O ピン数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
Stratix シリーズ・デバイスは、
コマーシャル用および工業用温度範囲、RoHS 準拠パッケージに対応しています。Stratix IV GT デバイスは、工業用温度範囲（0˚C～100˚C）にの
み対応しています。
34 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
Arria II GZ FPGA の機能一覧
Arria II GZ FPGA（0.9 V）の最大リソース数
ALM 数
LE 数（K）
リソース
EP2AGZ300
EP2AGZ350
89,600
119,200
139,400
224
298
349
1
179,200
238,400
278,800
M9K メモリ・ブロック数
1,235
1,248
1,248
0
24
36
MLAB メモリ
（Kb）
2,850
4,420
4,420
エンベデッド・メモリ
（Kb）
11,115
14,688
16,416
800
920
1,040
レジスタ数
M144K メモリ・ブロック数
18 x 18 ビット乗算器数
アーキテクチャ機能
EP2AGZ225
グローバル・クロック・ネットワーク
リージョナル・クロック・ネットワーク
16
64
ペリフェラル・クロック・ネットワーク
PLL 数
8
I/O 機能
1,250 Mbps の LVDS チャネル数
（受信 / 送信）
内蔵 DPA 回路
OCT
トランシーバ数（6.375 Gbps）
外部メモリ・
インタフェース
PCIe ハード IP ブロック数
（ベース 仕様 バージョン 1.1、2.0 準拠）
サポートされるメモリ・デバイス
8
8
3
I/O 電圧レベル（V）
1,152 Mbps の Emulated LVDS
チャネル数
88
88
デザイン・セキュリティ機能
サポートされる I/O 規格
88
1.2, 1.5, 1.8, 2.5, 3.0
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II),
SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential SSTL-18 ((I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
184
184
184
最大 86
3
直列および差動
最大 24
1
DDR3, DDR2, DDR, QDR II, RLDRAM 2, SDR
ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタは 50% 増加します。
1
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 35
デ バ イ ス： 4 0 n m デ バ イ ス・ポ ート フォリ オ
Arria II GX FPGA の機能一覧
Arria II GX FPGA（0.9 V）の最大リソース数
EP2AGX45
EP2AGX65
EP2AGX95
EP2AGX125
EP2AGX190
EP2AGX260
18,050
25,300
37,470
49,640
76,120
102,600
43
60
89
118
118
244
36,100
50,600
74,940
99,280
152,240
205,200
M9K メモリ・ブロック数
319
495
612
730
840
950
MLAB メモリ
（Kb）
564
791
1,171
1,551
2,379
3,206
2,871
4,455
5,508
6,570
7,560
8,550
232
312
448
576
656
736
ALM 数
リソース
LE 数（K）
レジスタ数1
エンベデッド・メモリ
（Kb）
アーキテクチャ機能
18 x 18 ビット乗算器数
グローバル・クロック・
ネットワーク
16
リージョナル・クロック・
ネットワーク
48
ペリフェラル・クロック・
ネットワーク
50
50
59
59
84
84
PLL 数
4
4
6
6
6
6
デザイン・セキュリティ機能
3
その他
プラグ＆プレイ・シグナル・インテグリティ
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II),
SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
I/O 機能
サポートされる I/O 規格
945 Mbps の Emulated LVDS
チャネル数
56
56
64
64
96
96
1,250 Mbps の LVDS
チャネル数（受信 / 送信）
85/84
85/84
105/104
105/104
145/144
145/144
16
16
内蔵 DPA 回路
3
直列および差動
OCT
トランシーバ数（6.375 Gbps）
8
外部メモリ・
インタフェース
PCIe ハード IP ブロック数
（Gen1）
1
8
12
12
1
サポートされる
メモリ・デバイス
DDR3, DDR2, DDR, QDR II
ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタは 50% 増加します。
36 アルテラ製品カタログ
•
2015
•
www.altera.co.jp デ バ イ ス： 4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
Arria II GZ と GX FPGA シリーズのパッケージおよび I/O マトリックス
Arria II GX FPGA (0.9 V)
FBGA (F)
UBGA (U)1
358 ピン
572 ピン
780 ピン
1,152 ピン
17 x 17（mm）
0.8 mm ピッチ
25 x 25（mm）
1.0 mm ピッチ
29 x 29（mm）
1.0 mm ピッチ
EP2AGX45
156
252
364
EP2AGX65
156
252
364
EP2AGX95
260
372
452
EP2AGX125
260
372
452
EP2AGX190
372
612
EP2AGX260
372
612
4
4
8
35 x 35（mm）
1.0 mm ピッチ
8
8
8
8
12
8
12
12
12
12
16
12
16
Ultra FineLine ボール・グリッド・アレイ
1
726
24
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 6.375 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
Arria II GZ FPGA (0.9 V)
Hybrid FBGA (H)
780 ピン
33 x 33（mm）
1.0 mm ピッチ
EP2AGZ225
FBGA (F)
1,152 ピン
1,517 ピン
35 x 35（mm）
1.0 mm ピッチ
40 x 40（mm）
1.0 mm ピッチ
554
734
16
24
EP2AGZ300
281
554
734
EP2AGZ350
281
554
734
636
12
16
16
16
24
16
24
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 6.375 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になりま
す。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 37
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone IV GX FPGA の機能一覧
アーキテクチャ
機能
リソース
Cyclone IV GX FPGA（1.2 V）の最大リソース数
EP4CGX15
EP4CGX22
EP4CGX30
EP4CGX50
EP4CGX75
EP4CGX110
EP4CGX150
LE 数（K）
14
21
29
50
74
109
150
M9K メモリ・ブロック数
60
84
120
278
462
666
720
エンベデッド・メモリ
（Kb）
540
756
1,080
2,502
4,158
5,490
6,480
18 x 18 ビット乗算器数
0
40
80
140
198
280
360
グローバル・クロック・
ネットワーク
20
20
20
30
30
30
30
PLL 数
3
4
4
8
8
8
8
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II), SSTL-2 (I and II),
HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
I/O 機能
サポートされる I/O 規格
Emulated LVDS
チャネル数
840 Mbps の LVDS
チャネル数（受信 / 送信）
トランシーバ数1
（2.5 Gbps / 3.125 Gbps）
9
40
40
73
73
139
139
7/7
14/14
14/14
49/49
49/49
59/59
59/59
2/0
2, 0 / 4, 0
4, 0 / 0, 42
0, 8
0, 8
0, 8
0, 8
外部メモリ・
インタフェース
PCIe ハード IP ブロック数
（Gen1）
1
2
1
サポートされる
メモリ・デバイス
DDR2, DDR, SDR
トランシーバ性能は、製品ラインおよびパッケージによって異なります。
EP4CGX30 は、F484 パッケージ・オプションでのみ 3.125 Gbps をサポートします。
38 アルテラ製品カタログ
•
2015
•
www.altera.co.jp
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone IV E FPGA の機能一覧
アーキテクチャ
機能
リソース
Cyclone IV E FPGA の最大リソース数
EP4CE6
EP4CE10
EP4CE15
EP4CE22
EP4CE30
EP4CE40
EP4CE55
EP4CE75
EP4CE115
LE 数（K）
6
10
15
22
29
40
56
75
114
M9K メモリ・
ブロック数
30
46
56
66
66
126
260
305
432
エンベデッド・
メモリ
（Kb）
270
414
504
594
594
1,134
2,340
2,745
3,888
18 x 18 ビット
乗算器数
15
23
56
66
66
116
154
200
266
グローバル・
クロック・
ネットワーク
10
10
20
20
20
20
20
20
20
PLL 数
2
2
4
4
4
4
4
4
4
外部メモリ・
インタフェース
I/O 機能
I/O 電圧レベル
（V）
1.2, 1.5, 1.8, 2.5, 3.3
サポートされる
I/O 規格
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (1 and II), SSTL-15 (I and II), SSTL-2 (I and II),
HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II), Differential SSTL-15 (I and II),
Differential SSTL-2 (I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
Differential HSUL-12
LVDS チャネル数
66
サポートされる
メモリ・デバイス
66
137
52
224
224
160
178
230
DDR2, DDR, SDR
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 39
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone III FPGA の機能一覧
アーキテクチャ機能
リソース
Cyclone III FPGA（1.2 V）の最大リソース数
EP3C5
EP3C10
EP3C16
EP3C25
EP3C40
EP3C55
EP3C80
EP3C120
LE 数（K）
5
10
15
25
40
56
81
119
M9K メモリ・ブロック数
46
46
56
66
126
260
305
432
414
414
504
594
1,134
2,340
2,745
3,888
18 x 18 ビット乗算器数
23
23
56
66
126
156
244
288
グローバル・クロック・
ネットワーク
10
10
20
20
20
20
20
20
PLL 数
2
2
4
4
4
4
4
4
エンベデッド・メモリ
（Kb）
デザイン・セキュリティ
機能
–
I/O 機能
I/O 電圧レベル（V）
1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, LVPECL, SSTL-18 (1 and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-2 (I and II), Differential HSTL
サポートされる I/O 規格
840 Mbps の Emulated
LVDS チャネル数
66
外部メモリ・
インタフェース
136
79
223
直列および差動
OCT
サポートされる
メモリ・デバイス
40 アルテラ製品カタログ
66
DDR2, DDR, SDR
•
2015
•
www.altera.co.jp
159
177
229
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone III LS FPGA の機能一覧
リソース
Cyclone III LS FPGA（1.2 V）の最大リソース数
EP3CLS70
EP3CLS100
EP3CLS150
EP3CLS200
LE 数（K）
70
100
151
198
M9K メモリ・ブロック数
333
483
666
891
2,997
4,347
5,994
8,019
200
276
320
396
エンベデッド・メモリ
（Kb）
アーキテクチャ機能
18 x 18 ビット乗算器数
グローバル・クロック・
ネットワーク
20
PLL 数
4
デザイン・セキュリティ
機能
3
I/O 機能
I/O 電圧レベル（V）
サポートされる I/O 規格
840 Mbps の LVDS
チャネル数
外部メモリ・
インタフェース
OCT
サポートされる
メモリ・バイス
1.2, 1.5, 1.8, 2.5, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, LVPECL, SSTL-18 (1 and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-2 (I and II), Differential HSTL
169
直列および差動
DDR2, DDR, SDR
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 41
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone IV GX と E FPGA シリーズのパッケージおよび I/O マトリックス
Cyclone IV GX FPGA (1.2 V)
QFN (N)1
FBGA (F)
148 ピン
EP4CGX15
1
169 ピン
11 x 11（mm）
0.5 mm ピッチ
14 x 14（mm）
1.0 mm ピッチ
72
72
2
324 ピン
19 x 19（mm）
1.0 mm ピッチ
484 ピン
672 ピン
23 x 23（mm）
1.0 mm ピッチ
896 ピン
27 x 27（mm）
1.0 mm ピッチ
31 x 31（mm）
1.0 mm ピッチ
2
EP4CGX22
72
150
EP4CGX30
72
150
2
4
2
4
290
4
EP4CGX50
290
310
EP4CGX75
290
310
EP4CGX110
270
393
475
EP4CGX150
270
393
475
4
8
4
8
4
8
4
8
8
8
鉛フリーのクワッド・フラット・パック
636
12
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 2.5 Gbps または 3.125 Gbps のトランシーバ数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
Cyclone IV E FPGA（1.0 V および 1.2 V）
FBGA (F)
EQFP (E)1
144 ピン
22 x 22（mm）
0.5 mm ピッチ
1
256 ピン
324 ピン
17 x 17（mm） 19 x 19（mm）
1.0 mm ピッチ 1.0 mm ピッチ
MBGA (M)
484 ピン
23 x 23（mm）
1.0 mm ピッチ
780 ピン
29 x 29（mm）
1.0 mm ピッチ
164 ピン
8 x 8（mm）
0.5 mm ピッチ
UBGA (U)
256 ピン
14 x 14（mm）
0.8 mm ピッチ
EP4CE6
91
179
179
EP4CE10
91
179
179
EP4CE15
81
165
EP4CE22
79
153
343
74
484 ピン
19 x 19（mm）
0.8 mm ピッチ
165
153
EP4CE30
193
328
532
EP4CE40
193
328
532
328
EP4CE55
324
374
324
EP4CE75
292
426
292
EP4CE115
280
528
エンハンスト薄型クワッド・フラット・パック
636 数字はユーザー I/O ピン数を示しています。
バーティカル・マイグレーション（Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
42 アルテラ製品カタログ
•
2015
•
www.altera.co.jp
デ バ イ ス： 6 0 n m デ バ イ ス・ポ ート フ ォリ オ
Cyclone III シリーズのパッケージおよび I/O マトリックス
Cyclone III FPGA (1.2 V)
EQFP (E)
MBGA
(M)1
144 ピン
164 ピン
2
240 ピン
34.6 x 34.6（mm）
0.5 mm ピッチ
FBGA (F)
256 ピン
17 x 17（mm）
1.0 mm ピッチ
324 ピン
484 ピン
94
106
182
182
EP3C10
94
106
182
182
EP3C16
84
92
EP3C25
82
148
156
128
29 x 29（mm）
1.0 mm ピッチ
256 ピン
EP3C5
168
23 x 23（mm）
1.0 mm ピッチ
780 ピン
8 x 8（mm）
0.5 mm ピッチ
160
19 x 19（mm）
1.0 mm ピッチ
UBGA (U)
22 x 22（mm）
0.5 mm ピッチ
EP3C40
1
PQFP (Q)2
14 x 14（mm）
0.8 mm ピッチ
346
168
215
196
484 ピン
19 x 19（mm）
0.8 mm ピッチ
346
156
331
535
331
EP3C55
327
377
327
EP3C80
295
429
295
EP3C120
283
531
EP3CLS70
294
429
294
EP3CLS100
294
429
294
EP3CLS150
226
429
EP3CLS200
226
429
Micro FineLine BGA（MBGA）
プラスチック・クワッド・フラット・パック
636
数字はユーザー I/O ピン数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 43
M A X C P L D シリーズ
MAX V CPLD の機能一覧
アーキテクチャ機能
集積度および
スピード・グレード
MAX V CPLD（1.8 V）
5M40Z
5M80Z
5M160Z
5M240Z
5M570Z
5M1270Z
5M2210Z
LE 数
40
80
160
240
570
1270
2210
等価マクロセル数1
32
64
128
192
440
980
1700
ピン間遅延（ns）
7.5
7.5
7.5
7.5
9.0
6.2
7.0
対応
対応
対応
ユーザー・フラッシュ・
メモリ
（Kb）
8
トータル・オンチップ・
メモリ (bits)2
対応
対応
対応
内部オシレータ
3
デジタル・フェーズ・
ロックド・ループ（DPLL）3
3
高速パワー・オン・リセット
3
バウンダリ・スキャンJTAG
3
JTAG ISP
3
Fast Input レジスタ
3
プログラマブル・レジスタ・
パワーアップ
3
JTAG トランスレータ
3
リアルタイム ISP
3
MultiVolt I/O（V）
1.2, 1.5, 1.8, 2.5, 3.3
1.2, 1.5, 1.8, 2.5, 3.3, 5.04
I/O バンク数
2
2
2
2
2
4
4
最大ユーザー I/O ピン数
54
54
79
114
159
271
271
LVTTL / LVCMOS
3
LVDS 出力
32 ビット、66 MHz PCI 準拠
I/O 機能
対応
対応
対応
対応
対応
対応
対応
対応
-
-
-
-
-
34
34
シュミット・トリガ
3
プログラマブル・
スルー・レート
3
プログラマブル・
プルアップ抵抗
3
プログラマブル・
グランド・ピン
3
オープン・ドレイン出力
3
バス・ホールド
3
標準等価マクロセル数。
未使用の LE はメモリに転用できます。使用可能な LE RAM 総ビット数は、インスタンス化されたメモリのコンフィギュレーション（メモリ・モード、深さおよび幅）によって異なります。
3
オプションの IP コア。供給状況については、
アルテラの販売代理店までお問い合わせください。
4
5.0 V トレランス時は、外部直列抵抗を使用してください。
1
2
44 アルテラ製品カタログ
•
2015
•
www.altera.co.jp M A X C P L D シリーズ
MAX II CPLD の機能一覧
アーキテクチャ機能
集積度および
スピード・
グレード
MAX II CPLD（3.3 V、2.5 V、1.8 V）
等価マクロセル数1
ピン間遅延（ns）
EPM240/Z
EPM570/Z
EPM1270
EPM2210
192
440
980
1,700
4.7, 7.5
5.4, 9.0
6.2
7.0
ユーザー・フラッシュ・
メモリ
（Kb）
8
バウンダリ・スキャン JTAG
3
JTAG ISP
3
Fast input レジスタ
3
プログラマブル・レジスタ・
パワーアップ
3
JTAG トランスレータ
3
リアルタイム ISP
3
Multivolt I/O（V）
1.5, 1.8, 2.5, 3.3
1.5, 1.8, 2.5, 3.3
1.5, 1.8, 2.5, 3.3, 5.02
1.5, 1.8, 2.5, 3.3, 5.02
I/O バンク数
2
2
4
4
最大ユーザー I/O ピン数
80
160
212
272
32
32
LVTTL/LVCMOS
I/O 機能
32 ビット、66 MHz PCI 準拠
1
2
3
-
-
シュミット・トリガ
3
プログラマブル・
スルー・レート
3
プログラマブル・
プルアップ抵抗
3
プログラマブル・
グランド・ピン
3
オープン・ドレイン出力
3
バス・ホールド
3
標準等価マクロセル数。
5 V トレランス時は、外部直列抵抗を使用してください。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 45
M A X C P L D シリーズ
MAX V & MAX II CPLD シリーズのパッケージおよび I/O マトリックス
MAX V CPLD (1.8 V)1
EQFP (E)2
TQFP (T)3
64 ピン
7 x 7（mm）
0.4 mm ピッチ
100 ピン
14 x 14（mm）
0.5 mm ピッチ
5M40Z
54
5M80Z
54
79
5M160Z
54
79
MBGA (M)4
144 ピン
20 x 20（mm）
0.5 mm ピッチ
64 ピン
4.5 x 4.5（mm）
0.5 mm ピッチ
68 ピン
5 x 5（mm）
0.5 mm ピッチ
FBGA (F)
100 ピン
6 x 6（mm）
0.5 mm ピッチ
256 ピン
17 x 17（mm）
1.0 mm ピッチ
324 ピン
19 x 19（mm）
1.0 mm ピッチ
30
30
5M240Z
79
114
5M570Z
74
114
5M1270Z
52
52
79
52
79
74
159
114
5M2210Z
211
271
203
271
MAX II CPLD (3.3 V, 2.5 V, 1.8 V)1
TQFP (T)
100 ピン
FBGA (F)
144 ピン
16 x 16（mm）
0.5 mm ピッチ
22 x 22（mm）
0.5 mm ピッチ
100 ピン
11 x 11（mm）
1.0 mm ピッチ
256 ピン
17 x 17（mm）
1.0 mm ピッチ
MBGA (M)
324 ピン
19 x 19（mm）
1.0 mm ピッチ
EPM240Z
EPM570Z
68 ピン
100 ピン
5 x 5（mm）
0.5 mm ピッチ
6 x 6（mm）
0.5 mm ピッチ
54
80
80
EPM570
76
80
116
EPM1270
76
116
EPM2210
256 ピン
7 x 7（mm）
0.5 mm ピッチ
11 x 11（mm）
0.5 mm ピッチ
116
160
76
EPM240
144 ピン
80
160
76
212
204
160
212
272
各パッケージの温度グレード（コマーシャル用、工業用、および拡張温度範囲）の詳細については、www.altera.co.jp/selector をご覧ください。
エンハンスト・クワッド・フラット・パック
3
薄型クワッド・フラット・パック
4
Micro FineLine BGA（0.5 mm）
1
2
636
数字はユーザー I/O ピン数を示しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。バーティカル・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
46 アルテラ製品カタログ
•
2015
•
www.altera.co.jp e n p i r i o n 電 源 製 品 ポ ー ト フ ォリ オ
Enpirion Power DC-DC コンバータ
アルテラは、先進のプロセス・テクノロジーを活用して FPGA および CPLD を開発し、高性能かつ高集積ロジック・デバイスを提供
します。増大する電源に対する技術的な要求に対応するため、
アルテラの Enpirion 製品は、インダクタを組み込んだ業界初のパワ
ー・システムオンチップ（PowerSoC）DC-DC コンバータのファミリを提供します。Enpirion® の PowerSoC DC-DC コンバータは、業
界をリードする高い効率、小さな実装面積、低ノイズ性能を実現します。
Powering Your Innovation — PowerSoC
主要な IP
（Intellectual Property）
高周波での電力変換
インテグレートされた
電源管理システム
インダクタ
特別に設計された即使用
可能なソリューション
コントローラ
完全にシミュレーション、特性評価、検証済み
磁気工学
システム・レベルで検証済み
電源のパッケージ化と構造
インダクタとキャパシタの選択作業が不要に
MOSFET x 2
高周波フィルタ・
キャパシタ
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 47
e n p i r i o n 電 源 製 品 ポ ート フォリ オ
Enpirion P ower DC-DC コンバータ
PowerSoC の利点
システム電源デザインに関する、現在と未来の課題に対応します。
PowerSoC の比較
PowerSoC - 他のソリューショ
最高の電力密度と最小の実装面積
ンに比べ、25%～50% 小さい
他のディスクリート・スイッチングレギュレータやモジュールと比べ
実装面積を実現
て、Point-of-loadとして要求されるプリント基板の面積、および高さのプ
ロファイルを大幅に縮小しました。
高い効率と熱のパフォーマンス
最高 96% の効率で最適化されています。高効率デバイスは工業用グレ
ード（-40 ℃ ～ 85 ℃）、85 ℃ の周囲温度でもほとんどの製品において
競合他社のモジュール
負荷ディレーティングやエアフローは必要ありません。
最少の部品点数と信頼性の向上
PowerSoC は完全な電源システムとして設計され、
シミュレーション、特
性評価、製造検査されています。部品点数の削減と、綿密に制御された
IC 製造プロセスにより、平均故障間隔（MTBF）が45,000 yearという最高
競合他社のディスクリート・レギュレータ
の信頼性が実現されています。
容易な設計と市場投入期間の短縮
インダクタと補償回路を内蔵したPower SoC により、即使用可能なデ
ザインが実現できます。ディスクリート・スイッチング・レギュレータと
比べて、開発工数を大幅に削減することができます。
完全に検証された電源ソリューション
FB
完全に検証されたプリント基板のレイアウトと技術資料により、ほぼ
100% の確率で初回のテストに合格できます。
600 mA
400 mA
2 x 1.75 mm 2.5 x 2.25 mm
600 –1500 mA
3 x 3 mm
1.5–3 A
6 x 4 mm
3– 4 A
7 x 4 mm
Smallest Solution Footprint
48 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 4–9 A
11 x 8 mm
9–12 A
10 x 11 mm
15 A
13 x 12 mm
(Shown actual package size)
e n p i r i o n 電 源 製 品 ポ ー ト フ ォリ オ
Enpirion Power DC-DC コンバータ
低放射ノイズ
競合製品
Enpirion
低リップル
高速ダイナミック応答
競合製品
Enpirion
競合製品
Enpirion
アプリケーション
装置メーカーは市場からのプレッシャーを受け、
フォーム・ファクタを小型化しエネルギー効率の改善を目指しなが
ら、
より多くの特徴や機能を追加し、広帯域化を図っています。最新の 28nm および 20nm FPGA、
プロセッサ、およ
びその他の SoC は、
より細かく精密な電顕管理を導入することで、
これらの課題に対応しています。その結果、電源
レール数が増加し、パワーアップ・シーケンス要件が複雑化し、
ノイズ許容値が厳しくなっています。
アルテラの
Enpirion 電源ソリューションは、電源デザインに関するこれらの課題を解決し、多くのアプリケーションで幅広く使
用されています。
コンピュータ
サーバーのマザーボード
ネットワーク・インタフェース・カード
(NIC) および HBA カード
RAID コントローラ
マイクロ・サーバー
ネットワークと通信機器
企業向けストレージ
半導体ドライブ（SSD)：
SATA、Serial Attached SCSI (SAS)、
mSATA、PCIe ストレージ・システム
テスト & 計測機器
無線基地局（マクロ、ピコ、
フェムト）
バックホール（マイクロウェーブ、有線）
メディア・ゲートウェイ(ATCA/AMC）
産業用および組込み
セキュリティ・システム /
デジタル・ビデオ・レコーダ（DVR)
産業用コンピューティング
産業用通信モジュール
光ネットワーク
ネットワーク・アナライザ
自動テスト装置（ATE)
データ収集スコープ、
アナライザ、
信号ジェネレータ
光モジュール：スモール・フォーム・
ファクタ・プラガブル (SFP)、XFP、
CXP、c フォーム・ファクタ・プラガブル CFP
アクティブ光ケーブル
再プログラム可能な Add/Drop マルチプレクサ
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 49
e n p i r i o n 電 源 製 品 ポ ート フォリ オ
Enpirion Power DC-DC コンバータ
u Q F N14
2.0
Light Load Mode
0 .6 0 – 注 1
Parallel Capability
2 .5 – 5 . 5
Output Sync
•
0 .4
Input Sync
6
W
Margining
21
L
Program Soft Start
0.9
Package
(pins)
Power Good
XFB V Adjust
1. 75
VOUT Range
(VDC)1
VID V Adjust
H
Package Size
(mm)
VIN
(VDC)
IOUT
(A)
Part Number
Solution
Size
(mm2 )
Ext. Components
PowerSoC 製品詳細
5300 5 V 降圧型ファミリ
EP 5 3 4 8 U I
EP 5 3 5 [ x ] H U I
0.6
2.4 – 5.5
1 .8 0 – 3 . 3
u Q F N1 6
2. 5
2 .2 5
1. 1
14
2
E P 53 5 [ x ] LUI 2
0.6
2.4 – 5.5
0 .6 0 – 注 1
u Q F N1 6
2. 5
2 .2 5
1. 1
14
2
E P 53 A [ x ] H QI 2
1.0
2.4 – 5.5
1 .8 0 – 3 . 3
Q FN 16
3. 0
3.0
1. 1
21
3
E P 53 A [ x ] L QI
1.0
2.4 – 5.5
0 .6 0 – 注 1
Q FN 16
3. 0
3.0
1. 1
21
3
•
2
2
•
3ピン
•
3ピン
•
3ピン
•
3ピン
•
E P 53 F 8 QI
1. 5
2 .4 – 5 .5
0 .6 0 – 注 1
Q F N16
3. 0
3.0
1.1
40
8
•
•
EN53 1 9 QI
1.5
2 .4 – 5 .5
0 .6 0 – 注 1
Q F N24
4.0
6.0
1 .1
55
6
•
•
E N5 3 2 9 QI
2.0
2 .4 – 5 . 5
0 .6 0 – 注 1
Q F N24
4.0
6. 0
1.1
55
6
•
•
E N5 3 3 9 QI
3.0
2.4 – 5.5
0 .6 0 – 注 1
Q F N24
4.0
6 .0
1.1
55
7
•
•
E N5 3 6 4 QI
6 .0
2.4 – 6.6
0.60 – 注 1
Q F N68
8 .0
11 .0
1.8 5
160
6
•
•
•
E N5 3 6 7 QI
6. 0
2 .5 – 5 . 5
0.60 – 注 1
Q F N54
10.0
5.5
3 .0
1 60
12
•
•
•
E N5 3 9 4 QI
9. 0
2 .4 – 6 . 6
0.60 – 注 1
Q F N68
8 .0
11 .0
1.8 5
1 90
7
•
•
•
•
•
•
•
•
•
•
•
•
6 3 00 効 率 最 適 化・ 降圧型ファミリ
E N6 3 1 0 QI
1.0
2.7 – 5.5
0 .6 0 – 3 . 3
Q F N3 0
4.0
5. 0
1. 8 5
65
10
•
•
•
E N6 3 3 7 QI
3.0
2.5 – 6.6
0 .7 5 – 注 1
Q F N3 8
4.0
7. 0
1. 8 5
75
6
•
•
•
•
E N6 3 4 7 QI
4.0
2.5 – 6.6
0 .7 5 – 注 1
Q F N3 8
4.0
7. 0
1. 8 5
75
6
•
•
•
•
E N6 3 6 0 QI
8.0
2.5 – 6.6
0 .6 0 – 注 1
Q F N6 8
8.0
11. 0
3 .0
1 90
10
•
•
•
•
•
E N6 3 A 0 QI
12 . 0
2.5 – 6.6
0 .6 0 – 注 1
Q F N7 6
10 .0
11. 0
3 .0
2 25
11
•
•
•
•
•
•
•
2300 12 V 降圧型ファミリ
E N2 3 4 2 QI
4.0
4 . 5 – 1 4 .0
0 .7 5 – 5 . 0
Q FN 68
8. 0
1 1. 0
3. 0
20 0
15
•
•
•
•
•
E N2 3 6 0 QI
6. 0
4 . 5 – 1 4 .0
0 . 7 5 – 5 .0
Q F N68
8 .0
11.0
3 .0
2 00
13
•
•
•
•
•
EN23 9 2 QI
9.0
4 .5 – 1 3 .2
0 . 7 5 – 3 .3
QF N76
10. 0
11. 0
3. 0
235
17
•
•
•
•
•
•
E N2 3 F 2 QI
15.0
4 . 5 – 1 3 .2
0.75 – 3.3
Q F N92
13 .0
12. 0
3.0
325
19
•
•
•
•
•
•
•
•
•
E V1300 ソース / シンク D D R V T T コンバータ・ファミリ
E V13 2 0 QI
2.0
1.0 – 1.8
0 .5 0 – 0 . 9
Q F N1 6
3.0
3. 0
0. 5 5
40
6
E V13 4 0 QI
5.0
1.0 – 1.8
0 .5 0 – 0 . 9
Q F N5 4
5.5
10. 0
3 .0
1 25
14
•
•
•
•
E V13 8 0 QI
8.0
1 .1 6 – 1 . 8
0 .6 0 – 0 . 8
Q F N6 8
8.0
11. 0
3 .0
2 00
14
•
•
•
•
注：
定義：
1. Maximum VOUT = VIN – VDROPOUT です。
ここで、VDROPOUT
= RDROPOUT x Load Current です。VDROPOUT の算出
についてはデバイス・データシートを参照し
てください。通常は VDROPOUT = 0.4V です。
2. [x] が「8」の場合 パルス幅 モジュレータ（PWM）の
みで、
「7」の場合は Light Load モードです。
∙
∙
∙
∙
∙
∙
工業用 (I) 温度範囲：-40℃ ～ + 85℃ に対して認定済み
VID = 電圧 ID コード・ピンを使用した出力電圧プログラミング
VDC = 直流電圧
マージニング = VOUT電圧を、本来の規定値から、選択したパーセント分、増減できる機能 (ピンを 2 本使用)
入出力同期 = 入出力電圧リップルを削減するためにレギュレータの周波数を制御する機能
サイズは、すべての外付け部品を含んだ、片面実装基板に対する見積りです。
Enpirion 製品の一覧については、以下のウェブサイトをご覧ください。
www.altera.co.jp/devices/power/power-index.html
50 アルテラ製品カタログ
•
2015
•
www.altera.co.jp e n p i r i o n 電 源 製 品 ポ ー ト フ ォリ オ
Powering Your FPGA Innovation
FPGA 向け製品一覧
アルテラは、FPGA の電力要件を満たす検証済みのパワー・ソリューションを多数提供しています。
Max lLOAD
(A)
ソリューション
VOUT
Range
(V1)
VIN
Range
(V)
説明
Core
Power2
Low
Noise3
160
E C 74 0 1Q I および　ET4 040 Q I
4 相 パ ルス幅 変 調（PWM）コントローラ
および 4 0 A パワートレイン
4. 5 – 14
0. 6 – 5. 0
•
40
ED 81 0 1P0 x Q I および
E T 404 0Q I
PM Bus 付き単 相デジタル・コントローラ　および 4 0 A パワートレイン
4. 5 – 14
0. 6 – 5. 0
•
40
ED 81 0 6N 0 x Q I および
E T 40 4 0Q I
単 相デジタル・コントローラ
および 4 0 A パワートレイン
4. 5 – 14
0. 6 – 5. 0
•
15
E N 23F 2 Q I
1 5 A Po w er So C、並 列 運 転 機 能
4.5 – 13. 2
0. 75 – 3.3
•
•
12
EN 6 3 A0 QI
高 性 能 1 2 A Pow er S oC、並 列 運 転機 能
2. 5 – 6.6
•
•
9
E N 2392Q I
9 A Po wer SoC、並 列 運 転 機 能
4. 5 – 13.2
•
•
8
E N 6360Q I
高 性 能 8 A Pow erS oC、並 列 運 転 機 能
2 .5 – 6.6
•
•
6
E N 2360Q I
6 A Po wer SoC、E N 2 3 4 0QI とピン互 換
4.5 – 14
•
•
6
E N 5367Q I
6A Po wer SoC
2 .5 – 5.5
4
E N 2342Q I
4 A Po wer SoC、E N 2 3 6 2QI とピン互 換
4. 5 – 14
0. 75 – 5.0
•
•
4
E N 6347Q I
高 性 能 4 A Pow er SoC
2 .5 – 6.6
0.7 5 – V I N - V D RO P OU T
•
•
3
E N 6337Q I
高 性 能 3 A Po wer SoC
2 .5 – 6.6
0.75 – V I N - V D RO P OU T
•
•
3
E N 5339Q I
3 A Po wer SoC、E N 5 3 2 9/19 QI とピン互 換
2.4 – 5. 5
0.6 – V I N - V D RO P OU T
2
E R2120Q I
パワー MO S F E T 内 蔵 2A スイッチング・　レギュレ ータ
5 . 0 – 14
0. 6 – 12
2
E N 5329Q I
2 A Pow erSo C、EN 5 33 9/ 19QI とピン互 換
2. 4 – 5.5
0. 6 – V I N - V D RO P OU T
•
1. 5
E N 5319Q I
1 .5 A Pow er SoC、E N 5 339/29 QI とピン互換
2 .4 – 5. 5
0.6 – V I N - V D RO P OU T
•
1
E R3110DI
パワー MO S F E T 内 蔵 1A スイッチング・　レギュレ ータ
3.0 – 36
0 .6 – 12
•
1
EN 6310Q I
高 性 能 1 A Pow erSo C
2.7 – 5. 5
0 .6 – 3.3
•
1
E P 53A8xQ I
超 小 型 1 A Po wer SoC
2. 4 – 5. 5
0.6 – V I N - V D RO P OU T
1
E Y 1501DI
1 A リニア・レギュレ ータ
2 .2 – 6
0.8 – 5
0. 6
EP 5358x Q I
超 小 型 0 . 6 A Po wer SoC
2 . 4 – 5.5
0. 6 – V I N - V D RO P OU T
0. 5
E R3105Q I
パワー MO SF E T 内 蔵 0. 5A スイッチング・　レギュレ ータ
3.0 – 36
0 .6 – 34
•
0. 15
EY 1603TI
1 5 0 m A 低 IQ リニア・レギュレ ータ
6 .0 – 4 0
2. 5 – 12
•
•
0. 05
E Y 1602SI
5 0 m A 低 I Q リニア・レギュレータ
6 .0 – 40
2. 5 – 12
•
•
0. 6 – V I N - V D RO P OU T
0 .75 – 3.3
0 .6 – V I N - V D RO P OU T
0. 75 – 5 .0
0. 6 – V I N - V D RO P OU T
•
•
•
•
•
•
•
•
その他の機能製品
製品
説明
E S10 1 0 Q I
1 2 V 配電ホットスワップ・コントローラ
E S10 2 2 Q I
入力電圧モニタ付き、遅 延 調 整 可 能 な 4 つ のシーケンス出 力を備えたシーケンサー
E S10 2 0 Q I
入力電圧モニタ、外 部 F ET 用 の サプライ・ゲート・ドライバ 付き、遅 延 調 整 可 能 な 4つ のシーケンス出 力を備えたシーケンサー
E S10 2 1 Q I
入力電圧モニタ、外 部 F ET 用 の サプライ・ゲート・ドライバ 付きで、4 つ のチャネ ルを、個々にイネーブルを持 つ 2つ のグル ープ に分 類 する、遅
延調整可能 な 4 つ のシーケンス出 力を備えたシーケンサー
注
1. VDROPOUT 値についてはデバイス・データシートを参照して下さい。
2. FPGA コア・レールの電源精度、
リップル、過渡電流要件に適合
3. 低出力電圧リップル、CISPR 22 Class B エミッション規格に適合
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 51
コ ン フィ ギ ュレ ー ション・デ バ イ ス
コンフィギュレーション・デバイス
www.altera.co.jp/literature/lit-config.jsp
以下はアルテラのコンフィギュレーション・デバイスの概要です。各 FPGA に最適なコンフィギュレーション・デバイスについて
は、
コンフィギュレーション・ハンドブックか、各 FPGA ハンドブックのコンフィギュレーションに関する章をご覧ください。
アルテラのシリアル・コンフィギュレーション・デバイスは、SRAM ベース FPGA 向けのコンフィギュレーション・ファイルを格納しま
す。
アルテラのシリアル・コンフィギュレーション・デバイスは、専用 FPGA コンフィギュレーション・ソリューションを提供しながら
も、ボードの最小化を実現するよう設計されています。新規デザインには、
シリアル・コンフィギュレーション・デバイスの仕様を推
奨します。旧製品をサポートするその他のコンフィギュレーション・デバイスについては、
コンフィギュレーション・ハンドブックをご
覧ください。
Arria 10 FPGA 向け EPCQ-L シリアル・コンフィギュレーション・デバイス (1.8V)
FBGA
24 ピン
6 x 8 (mm)
1.0 mm ピッチ
EPCQL256
256
EPCQL512
512
EPCQL1024
512
1,024
数字はメモリ・サイズ（メガビット）を表しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。
28nm FPGA およびそれ以前の FPGA 向け
EPCQ シリアル・コンフィギュレーション・デバイス (3.0 V ～ 3.3 V)
SOIC
8 ピン
4.9 x 6.0 (mm)
EPCQ16
16
EPCQ32
32
16 ピン
10.3 x 10.3 (mm)
EPCQ64
64
EPCQ128
128
EPCQ256
256
EPCQ512
512
512
数字はメモリ・サイズ（メガビット）を表しています。
バーティカル・マイグレーション（同一の Vcc、GND、ISP および入力ピン）。
52 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 製 品 コ ード
Arria 10（GX & GT）
デバイスの製品コード
パッケージ・タイプ
トランシーバ数
E:
H:
K:
N:
R:
S:
U:
ファミリ識別コード
F: FineLine BGA
U: Ultra Fineline BGA
12
24
36
48
66
72
96
動作温度範囲
E: 拡張温度範囲 (0∼100°C)
I: 工業用温度範囲 (–40∼100°C)
10A
X
024
K
2
F
40
E
2
オプショナル・サフィックス (1)
SNE
10A: Arria 10
キャラクタ15: 電力プロファイル
S: スタンダード
L: 低
M: マルチ電圧
パッケージ・コード
ファミリ種別コード
19:
27:
29:
35:
40:
45:
X: 17.4 Gbps トランシーバ
T: 28.1 Gbps トランシーバ
デバイス・タイプ
484 ピン
672 ピン
780 ピン
1,152 ピン
1,517 ピン
1,932 ピン
キャラクタ 16: パッケージ材料
P: 鉛
G: RoHS 6
FPGA ファブリック
スピード・グレード
トランシーバ
スピード・グレード
10AX: 016, 022, 032, 048, 057, 066, 090, 115
10AT: 090, 115
1
2
3
4
遅
速
1
✓
デバイス
遅
速
キャラクタ 17 および 18
エンジニアリング・サンプル(ES)
Arria 10 GX
Arria 10 GT
5
2
✓
✓
3
✓
✓
Arria 10（SX）SoC デバイスの製品コード
パッケージ・タイプ
トランシーバ数
E:
H:
K:
N:
F: FineLine BGA
U: Ultra Fineline BGA
12
24
36
48
動作温度範囲
E: 拡張温度範囲 (0∼100°C)
I: 工業用温度範囲 (–40∼100°C)
ファミリ識別コード
10A
S
027
H
2
F
35
E
2
オプショナル・サフィックス (1)
SNE
10A: Arria 10
ファミリ種別コード
19:
27:
29:
35:
40:
45:
S: 17.4 Gbps トランシーバ付きSoC
デバイス・タイプ
10AS: 016, 022, 027, 032, 048, 066
キャラクタ 15: 電力プロファイル
S: スタンダード
L: 低い
M: マルチ電圧
パッケージ・コード
484 ピン
672 ピン
780 ピン
1,152 ピン
1,517 ピン
1,932 ピン
トランシーバ
スピード・グレード
1
2
3
4
G: RoHS 6
5
キャラクタ 17 および 18 ES
エンジニアリング・サンプル(ES)
FPGA ファブリック
スピード・グレード
遅
速
遅
速
キャラクタ 16: パッケージ材料
P: 鉛
デバイス
1
2
3
Arria 10 SX
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 53
www.altera.co.jp 53
製 品 コ ード
MAX 10 デバイスの製品コード
パッケージ・タイプ
機能オプション
SC:
SF:
SA:
DC:
DF:
DA:
V:
E:
M:
U:
F:
シングル電源、コンパクト機能
シングル電源、フラッシュ機能
シングル電源、アナログ機能
デュアル電源、コンパクト機能
デュアル電源、フラッシュ機能
デュアル電源、アナログ機能
ファミリ識別コード
10M
16
Wafer-level chip scale (WLCSP)
Plastic-enhanced quad flat pack (EQFP)
Micro FineLine BGA (MBGA)
Ultra FineLine BGA (UBGA)
FineLine BGA (FBGA)
動作温度範囲
DA
U
484
I
7
C: コマーシャル温度範囲 (TJ = 0˚C∼85˚C)
I: 工業用温度範囲 (TJ = –40˚C∼100˚C)
A: オートモーティブ用温度範囲 (TJ = –40˚C∼125˚C)
G
10M: MAX 10
FPGA ファブリック
スピード・グレード
メンバー・コード
02:
04:
08:
16:
25:
40:
50:
オプショナル
サフィックス
特定のデバイス・オプション
または出荷方法
6 (最速)
7
8
2K ロジック・エレメント
4K ロジック・エレメント
パッケージ・コード
8K ロジック・エレメント
16K ロジック・エレメント
WLCSP パッケージ・タイプ
25K ロジック・エレメント
36: 36 pins, 3 x 3 mm
40K ロジック・エレメント
81: 81 pins, 4 x 4 mm
50K ロジック・エレメント
EQFP パッケージ・タイプ
144: 144 pins, 22 x 22 mm
MBGA パッケージ・タイプ
153: 153 pins, 8 x 8 mm
G: RoHS6
ES: エンジニアリング・サンプル
UBGA パッケージ・タイプ
169: 169 pins, 11 x 11 mm
324: 324 pins, 15 x 15 mm
FBGA パッケージ・タイプ
256: 256 pins, 17 x 17 mm
484: 484 pins, 23 x 23 mm
672: 672 pins, 27 x 27 mm
Stratix V（GT、GX、GS & E）
デバイスの製品コード
トランシーバ数
E:
H:
K:
N:
R:
エンベデッド・ハード IP ブロック
5SE:
5SGS:
5SGT:
5SGX:
–
M, E
M
M, E
パッケージ・タイプ
12
24
36
48
66
F: FineLine BGA
H: Hybrid FineLine BGA
動作温度範囲
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
ファミリ識別コード
5S
GX
M
A5
K
3
F
35
C
5S: Stratix V
14.1 Gbps トランシーバ
28.05 Gbps トランシーバ
DSP オリエンテッド
最大ロジック集積度、
トランシーバなし
54 アルテラ製品カタログ
•
2015
パッケージ・コード
メンバー・コード
GX
GT
GS
E
A3
A4
A5
A7
A9
AB
B5
B6
B9
BB
C5
C7
D3
D4
D5
D6
D8
E9
EB
•
オプショナル
サフィックス
LNES
L: 低消費電力デバイス
N: 鉛フリー・パッケージ
ES: エンジニアリング・サンプル・シリコン
ファミリ種別コード
GX:
GT:
GS:
E:
2
www.altera.co.jp トランシーバ
スピード・グレード
Stratix V GX/GS FPGA のみ
1: 14.1 Gbps
2: 12.5 Gbps
3: 8.5 Gbps
Stratix V GX/GS FPGA のみ
2: 28.05 Gbps
3: 25.78 Gbps
29: 780 ピン
35: 1,152 ピン
40: 1,517 ピン
43: 1,760 ピン
45: 1,932 ピン
FPGA ファブリック
スピード・グレード
デバイス
Stratix V GT
Stratix V GX
Stratix V GS
Stratix V E
遅
速
1
✓
✓
✓
2
✓
✓
✓
3 4 5
✓
✓ ✓
✓ ✓
✓ ✓ ✓
6
7
8
製 品 コ ード
Arria V（GT、GX、GZ）
デバイスの製品コード
トランシーバ数
D:
E:
G:
H:
K:
9 (Arria V GX および GT デバイスのみ)
12 (Arria V GZ デバイスのみ)
18 (Arria V GX and GT デバイスのみ)
24
36
パッケージ・タイプ
F : FineLine BGA
H: Hybrid FineLine BGA
エンベデッド・ハード IP ブロック
動作温度範囲
5AGX: B, M, F
5AGT: M, F
5AGZ: M
C: コマーシャル用温度範囲 (0∼85°C)
I: 工業用温度範囲 (15の場合–40∼100°C)
(13の場合–40∼100°C)
ファミリ識別コード
5A
GX
B
A7
D
4
F
27
C
4
オプショナル・サフィックス
NES
5A : Arria V
ファミリ種別コード
L:
N:
ES:
パッケージ・コード
GX: 6-Gbps トランシーバ
GT: 10-Gbps トランシーバ
GZ: 12.5-Gbps トランシーバ
メンバー・コード
GX
GT
GZ
A1
A3
A5
A7
B1
B3
B5
B7
C3
C7
D3
D7
E1
E3
E5
E7
低消費電力デバイス
鉛フリー･パッケージ
エンジニアリング
サンプリング・シリコン
27: 672 ピン
29: 780 ピン
(Arria V GZ FPGA のみ)
31: 896 ピン
35: 1,152 ピン
40: 1,517 ピン
FPGA ファブリック・スピード・グレード
トランシーバ
スピード・グレード
Arria V GX FPGA のみ
4: 6.5536 Gbps
6: 3.125 Gbps
Arria V GT および GZ FPGA のみ
3: 10.3125 Gbps
遅
速
デバイス
1
2
Arria V GX
Arria V GT
Arria V GZ
Arria V GZ FPGA のみ
2: 12.5 Gbps
3 4 5 6 7
✓ ✓ ✓ ✓
✓
✓
✓ ✓
8
Arria V（SX、ST）SoC の製品コード
トランシーバ数
D:
E:
G:
H:
K:
パッケージ・タイプ
9
12
18
30 (Arria V SX デバイスのみ)
30 (Arria V ST デバイスのみ)
F: FineLine BGA
動作温度範囲
エンベデッド・ハード IP ブロック
5ASX: B, M, F
5AST: F
C: コマーシャル用温度範囲 (0∼85°C)
I: 工業用温度範囲 (–40∼100°C)
ファミリ識別コード
5A
ST
F
D5
K
4
F
40
I
5A : Arria V
オプショナル・サフィックス
NES
N: 鉛フリー・パッケージ
ES: エンジニアリング・サンプル・シリコン
ファミリ種別コード
SX: 6 Gbps トランシーバ
ST: 10 Gbps トランシーバ
5
パッケージ・コード
メンバー・コード
SX
ST
B3
B5
D3
D5
トランシーバ
スピード・グレード
Arria V SX FPGA のみ
6: 3.125 Gbps
31: 896 ピン
35: 1,152 ピン
40: 1,517 ピン
FPGA ファブリック・スピード・グレード
デバイス
遅
速
1
2
3 4 5 6 7
✓ ✓ ✓ ✓
✓
✓
Arria V SX
Arria V ST
8
Arria V SX FPGA のみ
4: 6.375 Gbps
Arria V ST FPGA のみ
3: 10.3125 Gbps
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 55
製 品 コ ード
Cyclone V（E、GX、GT）
デバイスの製品コード
パッケージ・タイプ
トランシーバ数
B:
F:
A:
C:
D:
E:
エンベデッド・ハード IP ブロック
5CE: B, F
5CGX: B, F
5CGT : F
ファミリ識別コード
5C
GX
B
F: FineLine BGA
H: Hybrid FineLine BGA
M: Micro FineLine BGA
3
4
5
6
9
12
C3
動作温度範囲
A: オートモーティブ用温度範囲 (–40∼125°C)
C: コマーシャル用温度範囲 (0∼85°C)
I: 工業用温度範囲 (–40∼100°C)
B
6
F
23
C
7
オプショナル
サフィックス
NES
5C: Cyclone V
N: 鉛フリー・パッケージ
ES: エンジニアリングサンプル・シリコン
ファミリ種別コード
E: エンハンスト・ロジック / メモリ
メンバー・コード
GX: 3 Gbps トランシーバ
GT: 6 Gbps トランシーバ
GX GT
E
C3
C4
C5
C7
C9
A2
A4
A5
A7
A9
D5
D7
D9
パッケージ・コード
11:
13:
15 (M):
15 (U):
17:
19:
23:
27:
31:
35:
トランシーバ
スピード・グレード
Cyclone V GX FPGA のみ
6: 3.125 Gbps
7: 2.5 Gbps
Cyclone V GT のみ
5: 6.144 Gbps
FPGA ファブリック
スピード・グレード
301 ピン
383 ピン
484 ピン
324 ピン
256 ピン
484 ピン
484 ピン
672 ピン
896 ピン
1,152 ピン
遅
速
デバイス
1
2
3
4
5
Cyclone V GT
Cyclone V GX
Cyclone V E
6
7 8
✓
✓ ✓ ✓
✓ ✓ ✓
Cyclone V（SE、SX、ST）SoC の製品コード
パッケージ・タイプ
トランシーバ数
F: FineLine BGA
U: Ultra FineLine BGA
C: 6
D: 9
動作温度範囲
エンベデッド・ハード IP ブロック
A: オートモーティブ用温度範囲 (–40∼125°C)
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
5CSE: B, M
5CSX: F
5CST: F
ファミリ識別コード
5C
ST
F
D6
D
4
F
31
C
6
S
オプショナル
サフィックス
NES
5C: Cyclone V
N: 鉛フリー・パッケージ
ES: エンジニアリング・サンプル・シリコン
ファミリ種別コード
SE: エンベデッド・ロジック / メモリ付き SoC
SX: 3 Gbps トランシーバ付き SoC
ST: 6 Gbps トランシーバ付き SoC
パッケージ・コード
19: 484 ピン
23: 672 ピン
31: 896 ピン
メンバー・コード
56 アルテラ製品カタログ
•
SE
SX
ST
A2
A4
A5
A6
C2
C4
C5
C6
D5
D6
2015
•
トランシーバ
スピード・グレード
Cyclone V SX/ST FPGA のみ
5: 6.144 Gbps
6: 3.125 Gbps
www.altera.co.jp シングル・コア・オプション
S: シングル・コア
(ハードIPブロックが「B」の製品のみ対応)
FPGA ファブリック
スピード・グレード
デバイス
Cyclone V SE
Cyclone V SX
Cyclone V ST
遅
速
1
2
3
4
5
6
✓
✓
✓
7
✓
✓
✓
8
✓
✓
✓
製 品 コ ード
Stratix IV（E、GX、GT）、Cyclone IV（E、GX）、Cyclone III、MAX V、および MAX II デバイスの製品コード
パッケージ・タイプ
製品ライン・サフィックス
トランシーバ数
トランシーバ内蔵 FPGA デバイス
(GX/GZ/GT) のみに適用
C:
D:
E:
F:
4
8
12
16
G:
H:
K:
N:
M:
B: ボール・グリッド・アレイ (BGA)
E: エンハンスト薄型クワッド・フラット・バック Q:
T:
F: FineLine BGA
U:
H: Hybrid FineLine BGA
20
24
36
48
Micro BGA
プラスチック・クワッド・フラット・バック
薄型クワッド・フラット・バック
Ultra FineLine BGA
MAX II デバイスのみに適用
デバイス・コア電圧を示す
G:
1.8 V VCCINT デバイス
ブランク: 2.5 V or 3.3 V VCCINT デバイス
Z:
ゼロ・パワー・デバイス
動作温度範囲
A: オートモーティブ用温度範囲 (–40∼125°C)
C: コマーシャル用温度範囲 (0∼85°C)
I: 工業用温度範囲 (–40∼100°C)
M: ミリタリー温度範囲 (–55∼125°C)
オプショナル・サフィックス (1)
ファミリ識別コード
EP4SE:
EP4SGX:
EP4S:
EP4CE:
EP4CGX:
EP3CLS:
EP3C:
EP2AGZ:
EP2AGX:
5M:
EPM:
Stratix IV E
Stratix IV GX
Stratix IV GT
Cyclone IV E
Cyclone IV GX
Cyclone III LS
Cyclone III
Arria II GZ
Arria II GX
MAX V
MAX II
EP4SGX
230
K
F
40
C
デバイス・タイプ
EP4SE:
EP4SGX:
EP4S:
EP4CE:
EP4CGX:
EP3CLS:
EP3C:
EP2AGZ:
EP2AGX:
5M:
EPM:
110, 230, 290, 360, 530, 820
70, 110, 230, 290, 360, 530
40G, 100G
6,10, 15, 30, 40, 55, 75, 115
15, 22, 30, 50, 75, 110, 150
70, 100, 150, 200
5, 10, 16, 25, 40, 55, 80, 120
225, 300, 350
20, 30, 45, 65, 95, 125, 190, 260
40, 80, 160, 240, 570, 1270, 2210
240, 570, 1270, 2210
2
NES
L: 低消費電力デバイス
N: 鉛フリー・パッケージ
ES: エンジニアリング・サンプルシリコン
FPGA ファブリック・スピード・グレード
パッケージ・コード
29:
35:
40:
43:
45:
780 ピン
1,152 ピン
1,517 ピン
1,760 ピン
1,932 ピン
デバイス
Stratix IV E
Stratix IV GX
Stratix IV GT
Cyclone IV E
Cyclone IV GX
Cyclone III LS
Cyclone III
遅
速
1
2
✓
✓
✓ ✓
Arria II GZ
Arria II GX
MAX V
MAX II
アルテラ製品カタログ
3 4 5
✓ ✓
✓ ✓
✓
6
7
8
✓ ✓ ✓
✓ ✓ ✓
✓ ✓
✓ ✓ ✓
✓ ✓
✓ ✓ ✓ ✓
✓ ✓
✓ ✓ ✓
•
2015
•
www.altera.co.jp 57
製 品 コ ード
シリアル・コンフィギュレーション・デバイスの製品コード
集積度 (Mb）
動作温度範囲
256: 256 Mb
512: 512 Mb
1024: 1,024 Mb
ファミリ識別コード
EPCQL
I: 工業用温度範囲(–40∼+85°C)
1024
F
24
I
N
EPCQL: Arria 10 デバイス (1.8 V)
オプショナル
サフィックス
N: 鉛フリー・パッケージ
パッケージ・タイプ
F: Fineline BGA
パッケージ・コード
24: 24 ピン
集積度 (Mb）
16:
32:
64:
128:
256:
512:
ファミリ識別コード
16 Mb
32 Mb
64 Mb
128 Mb
256 Mb
512 Mb
EPCQ
パッケージ・コード
8: 8 ピン
16: 16 ピン
512
S
I
16
EPCQ: 28 nm およびそれ以前の FPGA 向け(3.0∼3.3 V)
動作温度範囲
I: 工業用温度範囲(–40∼+85°C)
58 アルテラ製品カタログ
•
2015
•
www.altera.co.jp オプショナル
サフィックス
N: 鉛フリー・パッケージ
パッケージ・タイプ
S: Small outline
N
開発ツール
Quartus II 開発ソフトウェア
www.altera.co.jp/products/software
Quartus II 開発ソフトウェアは、CPLD、FPGA および SoC 設計において、最も優れた性能と生産性を実現する開発ソフトウェアで
す。お客様の設計コンセプトを実現すべく最短のパスをご提供いたします。Quartus II 開発ソフトウェアは、合成、
スタティック・タイ
ミング解析、ボードレベル・シミュレーション、
シグナル・インテグリティの解析、およびフォーマル・ベリフィケーションなど、多くの
サードパーティ・ツールにも対応します。
Quartus II ソフトウェア・デザイン・フロー
利用可能
Quartus II の主な機能
デザイン・エントリ
機能シミュレーション
合成
配置・配線
タイミングおよび
パワー検証
インシステム・デバッグ
サブスクリプショ
ン・エディション
ウェブ・エディ
ション（無償）
Cyclone FPGA および MAX デバイス・サポート
3
3
Arria および Stratix デバイス・サポート
3
31
Cyclone および Arria SoC サポート
3
3
マルチプロセッサ・サポート
（より高速なコンパイル時間をサポート）
3
32
IP Base Suite（15 の IP コアのライセンスを含む）
3
有償オプション
Qsys（次世代のシステム統合ツール）
3
3
ラピッド・リコンパイル機能（小さなデザイン修正を高速にコンパイル）
3
インクリメンタル・コンパイル（性能維持とチームベース・デザイン）
3
ModelSim®-Altera Starter Edition ソフトウェア
3
3
ModelSim-Altera Edition ソフトウェア
33
33
Quartus II 合成機能（合成ツール）
3
3
フィッタ
（配置配線ツール）
3
3
TimeQuest サポート
（スタティック・タイミング解析）
3
3
PowerPlay（消費電力解析）
3
3
SignalTapTM II ロジック・アナライザ（エンベデッド・ロジック・アナライザ）2
3
32
Transceiver toolkit（トランシーバ・インタフェース検証ツール）
3
JNEye リンク解析ツール
3
Transceiver Configuration Console
(ダイナミックにプログラムされたトランシーバ設定）
3
利用可能
オペレーティング・システム（OS）サポート
サブスクリプショ
ン・エディション
ウェブ・エディ
ション（無償）
3
3
Windows/Linux（64ビット）サポート
Arria II FPGA - EP2AGX45 デバイスのみサポート
TalkBack 機能がイネーブルされている場合に使用可能
3
別途ライセンスが必要
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 59
開発ツール
Quartus II 開発ソフトウェア
Quartus II 開発ソフトウェアの概要
クロージャ手法
性能およびタイミング・
デザイン・フロー手法
インクリメンタル・
コンパイル1
デザインのタイミング収束を改善し、デザインのコンパイル時間を最大 70% 削減。チーム・ベースのデ
ザインをサポート。
ピン・プランナ
高集積およびピン数の多いデザインのピン・アサインメントの割り当ておよび管理のプロセスを簡略化。
Qsys（SOPC Builder の
階層デザインのアプローチとネットワーク・オンチップ・アーキテクチャに基づく高性能インタコネクト
により、IP ファンクションとサブシステム（IP ファンクションの集合）を統合し、システム開発を自動化。
次世代ツール）
アルテラのサードパーティ IP パートナーが提供する IP コアを利用して、システム・レベル・デザインを
構築。
標準 IP コア
FPGA プロトタイプと
単一の開発ソフトウェアと IP を使用し、FPGA プロトタイプの並行設計が可能。
ASIC の並行開発1
スクリプトのサポート
コマンド・ライン操作と Tcl スクリプ
グラフィカル・ユーザー・インタフェース（GUI）デザインだけでなく、
トもサポート。
ラピッド・リコンパイル1
小規模なデザイン変更（ECO）において、
コンパイル時間を平均 50% 短縮することにより、生産性を最大
限に向上。
タイミング収束も大幅に改善。
フィジカル・シンセシス
デザインの配置配線後の遅延に関する情報を使用し、性能を向上。
デザイン・スペース・
エクスプローラ
（DSE）
Quartus II 開発ソフトウェア設定の組み合わせを自動的に反復処理し、最適な結果を見つけることによ
り性能を改善。
拡張クロス・プロービング
検証ツールとデザイン・ソース・ファイル間のクロス・プロービングを強力にサポート。
Optimization Advisor
性能、
リソース使用率、および電力消費低減を向上させるためのデザイン固有のアドバイスを提供。
Chip Planner
（タイミング収束を維持しながら）検証
配置配線後のわずかなデザイン変更が数分で実装可能であり、
時間を短縮。
サードパーティ
サポート
検証
TimeQuest タイミング・
1
2
アナライザ
業界標準の Synopsys® Design Constraint（SDC）のサポートにより、複雑なタイミング制約の作成、管理、お
よび解析を提供。最新のタイミング検証を迅速に実行。
SignalTap II エンベデッド・
ロジック・アナライザ2
多数のチャネル、最高クロック速度、最大サンプル容量、および使用可能な最新トリガ機能をサポート
するエンベデッド・ロジック・アナライザ。
システム・コンソール
ホスト PC から FPGA 内へのリード / ライト操作を可能とし、FPGA デザインのリアルタイム。デバッグを
簡単に実現します。
PowerPlay テクノロジ
ダイナミックおよびスタティックな消費電力の高精度な解析と最適化が可能。
アルテラ ACCESS
合成、機能およびタイミング・シミュレーション、
スタティック・タイミング解析、ボードレベル・シミュレー
ション、シグナル・インテグリティ、およびフォーマル検証用の EDA ソフトウェア・サポートを提供。パー
トナーのリストについてはこちらでご確認ください：
プログラム EDA
パートナー
www.altera.co.jp/products/software/partners/eda_partners/eda-index.html
サブスクリプション・エディションのみ対応
ウェブ・エディションでは、Talkback 機能を有効にすることで利用可能です。
今すぐ設計を開始する
Step 1: Quartus II 開発ソフトウェア・ウェブ・エディションをダウンロード
www.altera.co.jp/download
Step 2: オンライン・トレーニングで基礎から学習する
www.altera.co.jp/education/training/online/tra-online.html
Step 3: FPGA マスター養成講座を受講する
www.altera.co.jp/education/training/instructor/tra-instructor.html
60 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 開発ツール
Quartus II 開発ソフトウェア
Quartus II 開発ソフトウェア・サブスクリプション・エディションを活用することで今日から生産性を向上できます。
製品コード
SW-QUARTUS-SE-FIX
リニューアル：SWR-QUARTUS-SE-FIX
説明
Fixed ライセンス：1 年間のサブスクリプション — Windows のみ
SW-QUARTUS-SE-FLT
リニューアル：SWR-QUARTUS-SE-FLT
Floating ラインセンス：1 年間のサブスクリプション — Windows/Linux
追加ライセンス：SW-QUARTUS-SE-ADD
ModelSim-Altera Edition ソフトウェア
SW-MODELSIM-AE
リニューアル：SWR-MODELSIM-AE
Quartus II 開発ソフトウェアのサブスクリプション・エディションとウェブ・エディション
の両方で使用可能。
ライン制限なしで、Starter Edition より 33% 高速。
ModelSim-Altera Starter Edition ソフトウェア
無償
Quartus II 開発ソフトウェアのサブスクリプション・エディションとウェブ・エディション
の両方で使用可能（ライン制限あり）。ModelSim-Altera Starter Edition ソフトウェアは小
規模 FPGA でのシミュレーションに有効です。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 61
開発ツール
アルテラの SDK for OpenCL
www.altera.co.jp/opencl
アルテラの SDK for OpenCL１ を使用すれば、複雑な FPGA デザインを抽象化でき、FPGA に アプリケーションを簡単に実装でき
るため、
ソフトウェア・プログラマは、OpenCL 構造を追加した ANSI C ベースの言語である OpenCL C において、ハードウェアで高
速化したカーネル関数を作成できます。FPGA はアクセラレータとしてカスタマイズした小さなスケーラ、多くのベクタを持つプロ
セッシング・ユニット、パイプラインの深いハードウェアの作成が可能であり、低消費電力で完全なカスタム・アクセラレータが作成
できるため、FPGA は CPU および GPU と比較しても大きく優れています。
アルテラの SDK for OpenCL の機能
• OpenCL カーネル・コード用 GCC ベース・モデル・コンパイラ
オフライン・コンパイラ (aoc)
• ボード・インストールの診断
アルテラ OpenCL ユーティリティ (aocl)
• フラッシュあるいは FPGA イメージのプログラミング
• ボード・ドライバのインストール（通常は PCIe を使用)
• 1 年間のライセンス
アルテラの SDK for OpenCL ライセンス
• Fixed ライセンスおよび Floating ライセンスが利用可能
• 60 日間の評価ライセンスが利用可能
• Quartus II 開発ソフトウェアのサブスクリプション・エディションあるいは開発キット・エディショ
ンのライセンスが必要
• Microsoft 64ビット Windows 7
オペレーティング・システム
• Red Hat Enterprise 64ビット Linux (RHEL) 6.x
• 16 GB 以上の RAM
メモリ要件
OpenCL および OpenCL ロゴは、Khronos 社の許可を得て使用する Apple Inc のトレードマークです。
製品は Khronos社公開のスペックに基づいており、Khronos社のコンフォーマンス・テストに合格しています。現在のコンフォーマンス基準については
www.khronos.org/conformance よりご確認ください。
1
62 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 開発ツール
SoC エンベデッド・デザイン・スイート
アルテラ SoC エンベデッド・デザイン・スイート
（EDS）は、アルテラ SoC を使用した組込みソフトウェア開発に向けた包括的な
ツール・スイートです。SoC EDS は、開発ツール、ユーティリティ・プログラム、
ランタイム・ソフトウェアおよびデザイン例で構成さ
れており、
ファームウェアおよびアプリケーション・ソフトウェア開発の迅速な開始を可能にします。
アルテラ SoC EDS には、ARM
Development Studio (DS-5) Altera Edition ツールキットが含まれています。
SoC エンベデッド・デザイン・スイート
利用可能
SoC EDS の主な機能
サブスクリプショ
ン・エディション
ウェブ・エディ
ション（無償）
3
3
3
3
Linaro コンパイラ
3
3
Sourcery EABI GNU コンパイラ
3
3
プリロード・ジェネレータ
ハードウェア / ソフト
ウェア・ハンドオフ・ツール デバイス・ツリー・ジェネレータ
コンパイラ・ツール
ランタイム
ライブラリ
DS-5 アルテラ・
エディションの特徴
スタート・ガイド
その他
SoC Linux
3
U-Boot
3
SoC 抽象化レイヤ (SoCAL)
3
3
ハードウェア・マネージャ
3
3
Linux アプリケーションによるイーサネット経由のデバッグ
3
3
USB-Blaster™ II ケーブル経由のデバッグ
- ボード立ち上げ
- デバイス・ドライバの開発
- オペレーティング・システム（OS）の移植
- ベアメタル・プログラミング
3
FPGA に対応したデバッグ
- ペリフェラル・レジスタの自動生成
- CPU ドメインと FPGA ドメイン間のクロス・トリガ
- ARM CoreSightTM トレース・サポート
- System Trace Module（STM）
イベントへのアクセス
3
Streamline パフォーマンス・アナライザのサポート
3
制限あり
SoC 開発キット向け Golden system reference designs
3
3
デザイン例：
‐ Device-wide Asymmetric Multi Processing (AMP)
‐ Triple Speed Ethernet (TSE) with Modular Scatter Gather Direct
Memory Access (mSGDMA)
‐ PCIe Root Port with Message Signal Interrupts (MSI)
3
3
Quartus II プログラマ
3
3
SignalTap II ロジック・アナライザ
3
3
アルテラ・ブート・ディスク・ユーティリティ
3
3
利用可能
OS サポート
サブスクリプショ
ン・エディション
ウェブ・エディ
ション（無償）
Windows/Linux 32 ビット・サポート
3
3
Windows/Linux 64 ビット・サポート
互換性あり
互換性あり
SoC エンベデッド・デザイン・スイート
価格
サブスクリプション・エディション（ESW-SOCEDS-DS5-FIX）
有償
ウェブ・エディション
無償
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 63
開発ツール
Nios II プロセッサ・ エンベデッド・ デザイン・スイート
アルテラの Nios II プロセッサは、世界で最も汎用性に優れたプ
ロセッサであり（ガートナー調べ）、FPGA 業界で最も広く利用さ
れているソフトコア・プロセッサです。このソフトコア・プロセッサ
は卓越した柔軟性を備えており、コスト重視、リアルタイム制御、
セーフティ・クリティカル（DO-254）やアプリケーション処理とい
ったニーズに最適です。アルテラのすべての FPGA デバイス・ファ
ミリは、Nios II プロセッサをサポートしています。
Nios II EDSの内容
ソフトウェア開発に向けた Eclipse ベースの Nios II ソフトウェア構築
ツール (Eclipse 用のNios II SBT)
• 業界標準の Eclipse IDE ベース
• 新規プロジェクト用ウィザード
• ソフトウェア・テンプレート
• ソース・ナビゲータおよびエディタ
（GNU）
• C/C++ 用コンパイラ
ソフトウェア・デバッガ / プロファイラ
フラッシュ・プログラマ
エンベデッド・ソフトウェア
• HAL（Hardware Abstration Layer）
• MicroC/OS-II RTOS
• NicheStack TCP/IP ネットワーク・スタック—Nios II エディション
• Newlib ANSI-C 標準ライブラリ
• シンプル・ファイル・システム
アルテラ・コマンドライン・ツールおよびユーティリティ
デザイン例
Nios II EDS：無償のソフトウェア開発環境
Nios II エンベデッド・デザイン・スイート
（EDS）は、Nios
II プロセッサおよびNion II Gen2 プロセッサ 向けコー
ドの開発に必要なすべてのツールおよびソフトウェア
を提供します。
Nios II EDS を使用すれば、以下のことが可能です。
・Nios II SBT for Eclipse によるソフトウェア開発：
Nios II SBT は、業界標準の Eclipse をベースにした
統合開発環境で、
ソフトウェア・コードの編集、
コン
パイル、デバッグ、およびフラッシュ・プログラミング
を行うことができます。
・ボード・サポート・パッケージ（BSP）の管理：
Nios II EDS を使用すれば、BSP の管理がさらに容易
になります。Nios II EDS は、
アルテラが提供する IP
用のデバイス・ドライバを BSP に自動的に追加しま
す。
さらに、BSP Editor によってビルド・オプションを
完全にコントロールできます。
・無償のネットワーク・ソフトウェアの利用：
Nios II EDS には、
コマーシャル・グレードのネットワ
ーク・スタック・ソフトウェアとして、NicheStack TCP/
IP ネットワーク・スタック Nios II エディションが無償
で含まれています。
・RTOS の評価：
Nios II EDS には、定評のある Micrium MicroC/OS-II
RTOS の評価版が含まれています。製品ライセンス
は、Micrium 社から別途購入可能です。
ハードウェア開発ツール
• Quartus II 開発ソフトウェア
• Qsys システム統合ツール
• SignalTap II エンベデッド・ロジック・アナライザ・プラグイン：
Nios II プロセッサ用
• Qsys システムの低レベル・デバッグ用システム・コンソール
ライセンス
Nios II EDS のみならず、Nios II エコノミ・コア IP もまた無償で
提供され、今すぐお手軽に開発を開始できます。
Nios II 標準コアおよび高速コア IP のライセンスは、
スタンドア
ロン IP（IP-NIOS）
またはエンベデッド IP スイート
（IPS-EMBEDDED）の一部として入手可能です。ロイヤルティー・フリーのた
め、
ライセンスは永久使用が可能で、
アルテラのどの FPGA に
も使用できます。エンベデッド IP スイートは、Nios II プロセッ
サ IP コア、DDR1/2/3 メモリ・コントローラ IP コア、
トリプル・ス
ピード・イーサネット MAC IP コア、および NicheStack TCP/IP
ネットワーク・スタック- Nios II エディション・ソフトウェアのライ
センスを含む、価値ある組み合わせを提供します。
Nios II コミュニティ
Altera Wiki、Altera Forum（ともに英語版）、および
Rocketboards.orgウェブサイトという、数千人の Nios II
開発者が活発に議論する Nios II コミュニティもありま
す。Altera Wiki には、世界中のNios II 開発者から寄せ
られた数百件のデザイン例やデザインのヒントが掲載
されています。Altera Forum の Nios II セクションで日
々活発に行われている議論や活動に参加すると、Nios
II Linux、ハードウェア、およびソフトウェア開発につい
ての理解がさらに深まります。ぜひご活用ください。
詳しくは、以下のウェブサイトをご覧ください。
www.alterawiki.com
開発キット
www.alteraforum.com
エンベデッド開発キットについては、83 ページをご参照ください。
www.rocketboards.org
64 アルテラ製品カタログ
•
2015
•
www.altera.co.jp オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
SoC オペレーティング・システムのサポート
アルテラとアルテラのエコシステム・パートナーは、
アルテラ SoC 開発ボード用の包括的なオペレーティング・システムのサポート
を提供します。
供給ベンダー
OS/RTOS
開発ツール
入手方法
Open Source
Linux 3.11
Linaro コンパイラ
www.rocketboards.org より提供
VxWorks 6.9.3
Workbench 3.3.3
Wind River より提供
µC/OS-II, µC/OS-III
GNU コンパイラ
日本代理店：テクノ・ロジックより提供
OSE 5.5.3
Optima 2.6
ENEA より提供
Express Logic
ThreadX G5.5.5.0
GNU コンパイラ
日本代理店：グレープシステムより提供
Wind River Systems
Wind River Linux 5
Workbench/GNU
Wind River より提供
QNX
QNX/Neutrino 6.5.3
Momentics
QNX より提供
Android
GNU コンパイラ
富士ソフト社より提供
INTEGRITY
Multi/Green Hills
日本代理店：アドバンスド・データ・
コントロールズより提供
Windows Embedded 7
Microsoft/Studio
iWave より提供
Code Time Technologies
Abassi
ARMCC/GCC
Code Time より提供
Mentor Graphics
Nucleus
GCC
Mentor Graphics より提供
ECOSPRO (eCos)
GCC
eCosCentric より提供
Wind River Systems
Micriµm
Enea
富士ソフト
Green Hills Software
Microsoft
eCosCentric
Toppers-Pro
AICより提供
µC3/Standard
イー・フォースより提供
eT-Kernel
イーソルより提供
富士通コンピュータ
テクノロジーズ
組込みLinux導入/開発
支援サービス
µT-Kernel導入/開発
支援サービス
富士通コンピュータ・テクノロジーズより提供
日立超LSIシステムズ
T-Kernel 2.0
日立超LSIシステムズより提供
OS レス（ベアメタル環境）
JSLテクノロジーより提供
Toppers Kernel
Toppers プロジェクトより提供
AIC
イー・フォース
イーソル
JSLテクノロジー
Toppersプロジェクト
詳細情報
アルテラ SoC OS サポートに関する最新情報は、以下のリンクを参照してください。
www.altera.co.jp/devices/processor/dev-tools/support/os-support.html
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 65
オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
Nios II プロセッサ・オペレーティング・システムのサポート
アルテラとアルテラのエコシステム・パートナーは、Nios II プロセッサのための包括的なオペレーティング・システムのサポート
を提供します。
OS
入手方法
ミスポより提供
NORTi
イー・フォースより提供
µC3/Compact
eCosCentric より提供
eCos
Zylin より提供
eCos (Zylin)
embOS
Segger より提供
EUROS
EUROS より提供
Linux
Wind River より提供
Linux
SLS より提供
Linux
www.rocketboards.org より提供
oSCAN
Vector より提供
ThreadX
Express Logic より提供
µCLinux
Linux community より提供
Toppers
Toppers プロジェクトより提供
Micriµm より提供
µC/OS-II, µC/OS-III
スタート・ガイド
アルテラのカスタマイズ可能なプロセッサ・ポートフォリオの詳細およびスタート・ガイドについては、
www.altera.co.jp/embedded をご覧ください。
66 アルテラ製品カタログ
•
2015
•
www.altera.co.jp オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
Nios II プロセッサ
Nios II プロセッサは全てのアルテラ FPGA に搭載されており、ソフトウェアの柔軟性とハードウェアの性能を兼ね備えたカスタム・シ
ステム・ソリューションを提供します。革新的なデザインによってデバイスのロジック・リソースを最大限に活かし、卓越したハード /
ソフト・リアルタイム機能を提供します。
FPGAロジックに SoC ARM プロセッサを実装することにより、
アルテラ SoC でNios II プロセッサとSoC ARM プロセッサを連
動させることができます。
これにより、以下を実現できます。
• プロセッサと FPGA の統合により、システム全体のコスト、複雑さ、および消費電力を軽減
• 複数のプロセッサ、カスタム命令（プロセッサ命令のハードウェア・アクセラレーション）、またはコプロセッシング・モジュール（ソフ
トコア・プロセッサとハードウェア・アクセラレータの併用）による性能向上
• Stratix, Arria, Cyclone シリーズ FPGA、MAX 10 FPGA、そして Arria V & Cyclone V SoC の FPGA 領域に実装可能
• プロセッサおよび ASSP デバイスの陳腐化リスクを排除
• Nios II エコノミ・コア（無償）、Nios II エンベデッド・デザイン・スイート
（無償）、および NicheStack TCP/IP ネットワーク・スタック
Nios II エディション・ソフトウェア（無償）を利用して今すぐ設計を開始可能
Nios II プロセッサの開発フロー
ハードウェア
Quartus II
ソフトウェア
RTL
FPGA コンフィギ
ュレーションの
生成
Qsys
ソフトウェア
システム定義
Nios II 統合開発環境
プロセッサ
ペリフェラル
メモリ
インタフェース
論理合成
配置配線
コンパイル
ダウンロード
システム
情報
システム・テスト・
ベンチ
ターゲット
RTL シミュレーション
インストラクション・
セット・シミュレータ
自動 BSP（Board
Support
Package）生成
システム・
ライブラリ
ヘッダ・ファイル
アプリケーション
・テンプレート
ソフトウェア
開発
エディット
コンパイル
デバッグ
FPGA
コンフィギュレーション
ターゲット・ハードウェア
JTAGデバッガ
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 67
オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
Nios II ソフトコア・プロセッサの概要
プロセッサ名
供給　ベンダー
消費電力 / コストに
最適化
Nios II
エコノミー・
コア
アルテラ
リアルタイム処理
Nios II 標準・
高速コア
アルテラ
アプリケーション処理
Nios II
高速コア
アルテラ
シンプルなコンフィギュレーション・オプションにより、
メモリ・マネージメント・ユ
ニット
（MMU）を使用してエンベデッド Linux を実行可能。オープン・ソース版 Linux
と商用版 Linux の両方に対応。
セーフティ・
クリティカル 処理
Nios II SC
HCELL 社
Nios II セーフティ・クリティカル（SC）
コアと、HCELL 社が提供する DO-254 準拠デザイ
ン・サービスを利用することで、デザインの DO-254 準拠認証を取得可能。
カテゴリー
68 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 説明
カスタム命令（FPGA ハードウェアによるアクセラレーションが可能）、ベクタ割り込
みコントローラ、密結合メモリなどの独自のハードウェア・リアルタイム機能に加
え、業界をリードするリアルタイム・オペレーティング・システム（RTOS）のサポート
により、ハードおよびソフト・リアルタイム要件に対応、汎用性に優れたリアルタイ
ム処理ソリューションを実現。
オ ペ レ ー ティング・シス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
アルテラのカスタマイズ可能なプロセッサ・ポートフォリオ
アルテラ・デバイスがサポートする主要なプロセッサ性能および機能
カテゴリー
機能
コスト / 消費電力重視の
プロセッサ
Nios II
エコノミー
リアルタイム・プロセッサ
Nios II 標準
アプリケーション・プロセッサ
Nios II 高速
28nm1 デュア
ル・コア ARM
Cortex-A9
20nm2 デュア
ル・コア ARM
Cortex-A9
1.5 GHz
最大周波数（MHz）3
410 (Stratix V)
280 (Stratix V)
360
925 MHz
(Cyclone V SoC)
1.05 GHz
(Arria V SoC)
最大性能（MIP4@MHz）
Stratix シリーズ
62 (340 Mhz）
179 (300 Mhz ）
407 (310 Mhz）
–
–
最大性能（MIPS4@MHz）
Arria シリーズ
45 (300 MHz)
108 (170 MHz)
192 (170 MHz)
コアあたり 2,625
MIPS (1.05 GHz)
コアあたり 3,750
MIPS (1.5 GHz)
最大性能（MIPS4@MHz）
Cyclone シリーズ
30 (200 MHz)
89 (145 MHz)
180 (160 MHz)
コアあたり 2,313
MIPS (925 MHz)
–
0.15
0.64
1.13
2.5
2.5
16/32 ビット命令セット・
サポート
32
32
32
16/32
16/32
レベル1 命令キャッシュ
–
コンフィギュレ
ーション可能
コンフィギュレ
ーション可能
32 KB
32 KB
レベル1 データ・キャッシュ
–
–
コンフィギュレ
ーション可能
32 KB
32 KB
レベル2 キャッシュ
–
–
–
512 KB
512 KB
–
–
コンフィギュレ
ーション可能
3
3
浮動小数点演算ユニット
–
FPCI5
FPCI5
倍精度
倍精度
ベクトル割り込み
コントローラ
–
3
3
–
–
密結合メモリ
–
コンフィギュレ
ーション可能
コンフィギュレ
ーション可能
–
–
カスタム命令
インタフェース
最大 256
最大 256
最大 256
–
–
600
1,200
1,800 – 3,200
HPS
HPS
最大性能効率（MIPS4@MHz)
メモリ・マネージメント・ユニット
（MMU）
等価 LE 数
アルテラ 28nm SoC には Cyclone V SoC および Arria V SoC が含まれます。
アルテラ 20nm SoC には Arria 10 SoC が含まれます。
3
Stratix V FPGA を使用した最高性能測定値です。
4
Dhrystone 2.1 ベンチマーク
5
カスタム浮動小数点命令
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 69
I N T E L L E C T U A L P R O P E R T Y （I Pコア）
アルテラおよびパートナー各社提供の IP コア
www.altera.co.jp/selector
以下は、
アルテラおよびパートナー各社から提供される IP コア一覧です。詳細情報は、オンライン・セレクタ・ガイドを
ご覧ください。
製品名
製品名
ベンダー
ビデオ画像処理（続き）
エラー検出 / 補正
JPEG CODEC
CAST 社
JPEG Encoders and Decoders
CAST 社
Lossless JPEG Encoder
and Decoder
CAST 社
JPEG 2000 Encoder
CAST 社
TurboConcept 社
JPEG Extended Encoder
CAST 社
WiMAX CTC Decoder
TurboConcept 社
H.264 AVC High Profile and Main
CAST 社
Profile Video Encoders
3GPP/LTE CTC Decoder
TurboConcept 社
H.264 Encoders
Jointwave Group LLC 社
Turbo Product Code Decoder
TurboConcept 社
H.264 Baseline Profile Video
Encoder
CAST 社
Reed-Solomon Encoder/Decoder II1
アルテラ
Viterbi Compiler, High-Speed
Parallel Decoder
アルテラ
Viterbi Compiler, Low-Speed/
Hybrid Serial Decoder
アルテラ
Turbo Convolutiona Decoder
フィルタおよび変換
Fast Fourier Transform (FFT)/
Inverse FFT (IFFT)
アルテラ
Cascaded Integrator Comb (CIC)
Compiler
アルテラ
Finite Impulse Response (FIR)
Compiler II
アルテラ
変調 / 復調
Numerically Controlled
Oscillator Compiler
アルテラ
ATSC and Multi-Channel ATSC
8-VSB Modulators
Commsonic 社
DVB-T Modulator
Commsonic 社
DVB-S2 Modulator
Commsonic 社
Multi-Channel Cable (QAM)
Modulator
Commsonic 社
ビデオ画像処理
ビデオ／画像処理 (VIP) スイート1 アルテラ
JPEG Decoder and Encoder
Barco Silex 社
JPEG 2000 Sub-Frame Latency
Encoder and Decoder
Barco Silex 社
Multi-Channel JPEG 2000
Encoder and Decoder Cores
Barco Silex 社
Qsys 準拠ライセンスのコア
1
70 アルテラ製品カタログ
•
2015
•
www.altera.co.jp Video Processor and Deinterlacer
Crucial IP 社
with Line-Doubled Output
DSP（続き）
DSP
ベンダー
Video Rotation Function
Crucial IP 社
Video Scaler with Shrink and
Zoom Support
Crucial IP 社
Video Scaler
with Up Converstion to 4K
Crucial IP 社
演算
Floating Point Megafunctions
アルテラ
Floating Point Arithmetic
Co-Processor
Digital Core Design 社
Floating Point Mathematics Unit
Digital Core Design 社
Floating Point Pipelined
Multiplier Unit
Digital Core Design 社
その他の機能
Multi-Purpose Advanced
Encryption Standard (AES)
Crypto Engine
Barco Silex 社
DES/3DES Encoder/Decoder
Barco Silex 社
Hashing IP Core
Barco Silex 社
Public Key Crypto Engine
Barco Silex 社
SHA-1
CAST 社
SHA-256
CAST 社
AES CODECs
CAST 社
I N T E L L E C T U A L P R O P E R T Y （I Pコア）
アルテラおよびパートナー各社提供の IP コア
製品名
ベンダー
製品名
ベンダー
Nios II (Classic/Gen2)
エンベデッド・プロセッサ1
アルテラ
100G Ethernet MAC and
PHY with 1588
アルテラ
ARM Cortex-A9 MPCore
プロセッサ
アルテラ
10GBASE-KR PHY
アルテラ
ARM Cortex-M11
ARM 社
1G/10Gb Ethernet PHY
アルテラ
BA22 32 bit Deeply Embedded
Processor
CAST 社
Carrier Ethernet CodeChips
Arrive Technologies 社
BA22 32 bit Embedded Processor
CAST 社
Pseudowire CodeChips
Arrive Technologies 社
V1 ColdFire1
Freescale 社
Gigabit Ethernet MAC1
IFI 社
High-Performance Gigabit
Ethernet MAC1
IFI 社
10G RTP Video over IP
Macnica Americas 社
10G MAC Lite
Macnica Americas 社
10/100/1000 Ethernet MAC with
SGMII
MorethanIP 社
10 Gigabit Ethernet MAC and
Physical Coding Sub-Layer (PCS)
MAC and PCS
MorethanIP 社
10 Gigabit Reduced XAUI PCS Core
MorethanIP 社
SPAUI MAC Core
MorethanIP 社
20 Gigabit DXAUI PCS Core
MorethanIP 社
QSGMII PCS Core
MorethanIP 社
2.5 Gbps Ethernet MAC
MorethanIP 社
8 ビット
R8051XC2 Microcontroller
CAST 社
DP8051 Pipelined
High-Performance
8 bit Microcontroller
Digital Core Design 社
DP8051XP Pipelined,
High-Performance
8 bit Microcontroller
Digital Core Design 社
DF6811E 8 bit Fast
Microcontroller
Digital Core Design 社
DFPIC1655X 8 bit RISC
Microcontroller
Digital Core Design 社
通信
インタフェースおよびプロトコル
イーサネット
（続き）
Optical Transport Network (OTN)
Framers/Deframers
アルテラ
SFI-5.1
アルテラ
SONET/Synchronous Digital
Hierarchy (SDH) Framer/Deframer
Aliathon 社
SONET/SDH Mapper/Demapper
Aliathon 社
SDN CodeChips
Arrive Technologies 社
SONET/SDH CodeChips
Arrive Technologies 社
イーサネット
インタフェースおよびプロトコル（続き）
エンベデッド・プロセッサ
32 ビット / 16 ビット
高速
RapidIO®1
アルテラ
Common Public Radio Interface
(CPRI)
アルテラ
Interlaken
アルテラ
Interlaken Look-Aside
アルテラ
SerialLite II/III
アルテラ
SATA 1.0/SATA 2.0
Intelliprop 社
QuickPath Interconnect (QPI)
Intel 社
RapidIO Controller
Mobiveil 社
10 Gbps Ethernet Media Access
Controller (MAC)1 with 1588
アルテラ
Triple-Speed Ethernet
(10/100/1000 Mbps) MAC and
PHY1 with 1588
アルテラ
10GBASE-R PHY
アルテラ
RapidIO to AXI Bridge Controller
Mobiveil 社
10G Base-X (XAUI) PHY
アルテラ
Polybus 社
40G Ethernet MAC and
PHY with 1588
Infiniband Link Layer and Target
Channel Adapter Cores
アルテラ
HyperTransportTM 3.0
ハイデルベルグ大学
Qsys 準拠ライセンスのコア
1
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 71
I N T E L L E C T U A L P R O P E R T Y （I Pコア）
アルテラおよびパートナー各社提供の IP コア
製品名
ベンダー
製品名
シリアル（続き）
PCIe Gen1 x11, x41, x8 Controller
(Soft IP)
アルテラ
PCIe Gen1, Gen2, Gen3 Core
x1, x2, x4, and x8 (Hardened IP)
JTAG/Avalon Master Bridge2
アルテラ
C_CAN1
Bosch 社
アルテラ
CAN 2.0/FD 1
CAST 社
PCIe Endpoint Controller x1, x4
CAST 社
Local Interconnect
Network (LIN) Controller
CAST 社
PCIe x8 Endpoint Controller
CAST 社
SPI Master/Slave
CAST 社
PCI 32/64 bit PCI Master/
Target 33/66 MHz Controllers
CAST 社
H16450S UART
CAST 社
PCI Multifunction Master/
Target Interface
H16550S UART
CAST 社
CAST 社
H16750S UART
CAST 社
PCIe Express Cores
Northwest Logic 社
MD5 Message-Digest
CAST 社
PCI Express Multiport
Transparent Switch
Mobiveil 社
Smart Card Reader
CAST 社
DI2CM I2C Bus Interface-Master
Digital Core Design 社
PCI Express Hybrid Controller
Mobiveil 社
DI2CSB I2C Bus Interface-Slave
Digital Core Design 社
PCI Express to AXI Bridge
Controller
Mobiveil 社
D16550 UART with
16-Byte FIFO
Digital Core Design 社
PCI-X Core
Northwest Logic 社
Digital Core Design 社
PCI Core
Northwest Logic 社
DSPI Serial Peripheral Interface
Master/Slave
Secure Digital (SD)/MMC SPI
El Camino GmbH 社
XpressRICH3 PCIe, Gen1, Gen2,
and Gen3
PLDA 社
Secure Digital I/O (SDIO)/SD
Memory/Slave Controller
Eureka Technology 社
PCI and PCI-X Master/
Target Cores 32/64 bit
PLDA 社
UART
Eureka Technology 社
SDIO/SD Memory/
MMC Host Controller
Eureka Technology 社
シリアル
インタフェースおよびプロトコル（続き）
インタフェースおよびプロトコル（続き）
PCI
ベンダー
Serial Peripheral Interface (SPI)/
Avalon® Master Bridge2
アルテラ
Nios II Advanced CAN1
IFI 社
UART2
アルテラ
MediaLB Device Interface1
IFI 社
JTAG UART2
アルテラ
I2C Master/Slave/PIO Controller
Microtronix 社
Qsys 準拠ライセンスのコア
Qsys コンポーネント
（ライセンス不要）
1
2
72 アルテラ製品カタログ
•
2015
•
www.altera.co.jp I N T E L L E C T U A L P R O P E R T Y （I Pコア）
アルテラおよびパートナー各社提供の IP コア
製品名
ベンダー
I C Master and Slave
SLS 社
PS2 Interface
SLS 社
USB High-Speed Function
Controller1
ベンダー
SDRAM
SLS 社
DDR/DDR2 and
DDR3/DDR4 SDRAM
Controllers1
アルテラ
USB Full/Low-Speed Function
Controller1
SLS 社
LPDDR2 SDRAM Controller
アルテラ
SD Host Controller1
SLS 社
RLDRAM 2 Controller
アルテラ
USB 3.0 SuperSpeed
Device Controller
SLS 社
Streaming Multi-Port SDRAM
Memory Controller
Microtronix 社
HyperDrive Multi-Port DDR2
Memory Controller
Microtronix 社
Avalon Multi-Port SDRAM
Memory Controller1
Microtronix 社
DDR and DDR2 SDRAM Controllers
Northwest Logic 社
RLDRAM II and III Controllers
Northwest Logic 社
Mobile DDR SDRAM Controller
Northwest Logic 社
Mobile SDR SDRAM Controller
Northwest Logic 社
SDR SDRAM Controller
Northwest Logic 社
LPDDR2/3 Controllers
Northwest Logic 社
オーディオおよびビデオ
アルテラ
Character LCD2
Pixel Converter (BGR0 -> BGR)2
アルテラ
Video Sync Generator
アルテラ
SD/HD/3G-HD
Serial Digital Interface (SDI)
アルテラ
DisplayPort
アルテラ
DisplayPort
Bitec 社
V-by-One HS
Bitec 社
Video LVDS Serializer/Deserializer
(SERDES) Transmitter/Receiver
Microtronic 社
I2S Audio CODEC1
SLS 社
2
DMA
メモリおよびメモリ・コントローラ
製品名
Scatter Gather DMA Controller2
アルテラ
DMA Controller2
アルテラ
メモリおよびメモリ・コントローラ
（続き）
インタフェースおよびプロトコル（続き）
2
SRAM
SSRAM (Cypress CY7C1380C)2
アルテラ
QDR II/II+/II+Xtreme/IV SRAM
Controller
アルテラ
フラッシュ
CompactFlash (True IDE)2
アルテラ
EPCS Serial Flash Controller2
アルテラ
Flash Memory
アルテラ
2
NAND Flash Controller
Eureka Technology 社
ISA/PC Card/PCMCIA/
CompactFlash Host Adapter
Eureka Technology 社
Universal NVM Express
Controller (UNEX)
Mobiveil社
ONFI Controller
SLS 社
CompactFlash Interface1
SLS 社
Qsys 準拠ライセンスのコア
Qsys コンポーネント
（ライセンス不要）
1
2
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 73
プ ロト コ ル
トランシーバ・プロトコル
www.altera.co.jp/datarates
アルテラ・デバイスの内蔵トランシーバは、以下の表に示すプロトコルをサポートします。詳細は、
www.altera.co.jp/datarates をご参照ください。
サポート・デバイス
プロトコル/
インタフェース
規格
Stratix シリーズ FPGA
Arria シリーズ FPGA
Cyclone シリーズ FPGA
V
GX/GS
V
GT
IV
GX
IV
GT
II
GX
10
GX
10
GT
V
GX
V
GT/ST
V
GZ
II
GX
II
GZ
V
GX/SX
V
GT/ST
IV
GX
Basic (proprietary)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
CEI-6G-SR/LR
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
CEI-11G-SR
3
3
–
3
–
3
3
–
–
–
–
–
–
–
–
CEI-28G-VSR
–
3
–
–
–
–
3
–
–
–
–
–
–
–
–
SFP+/SFF-8431
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
XFI
3
3
–
3
–
3
3
–
3
–
–
–
–
–
–
XFP
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
1000BASE-X (GbE)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
10GBASE-R
3
3
–
3
–
3
3
–
3
3
–
–
–
–
–
10GBASE-KR
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
ASI
3
3
3
3
3
3
3
3
3
–
3
3
–
–
–
CPRI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
CAUI/XLAUI
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
CAUI-4
–
3
–
–
–
–
3
–
–
–
–
–
–
–
–
DisplayPort
3
3
3
3
3
3
3
3
3
3
–
–
3
3
3
Fibre Channel
3
3
3
3
3
3
3
–
3
3
–
–
–
–
–
GPON
3
3
3
3
–
3
3
3
3
3
3
3
–
–
–
G.709 OTU-2
3
3
–
3
–
3
3
3
3
–
–
–
3
3
3
OTN with FEC
3
3
–
3
–
3
3
–
–
–
–
–
–
–
–
HiGig
3
3
3
3
3
3
3
3
3
3
3
3
–
–
–
High-Definition
Multimedia
Interface (HDMI)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
74 アルテラ製品カタログ
•
2015
•
www.altera.co.jp プ ロト コ ル
トランシーバ・プロトコル
サポート・デバイス
Stratix シリーズ FPGA
プロトコル
Arria シリーズ FPGA
Cyclone シリーズ FPGA
V
GX/GS
V
GT
IV
GX
IV
GT
II
GX
10
GX
10
GT
V
GX
V
GT/ST
V
GZ
II
GX
II
GZ
V
GX/SX
V
GT/ST
IV
GX
JESD204 A/B
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
HMC1
–
–
–
–
–
3
3
–
–
–
–
–
–
–
–
HyperTransport
3
3
3
3
–
3
3
3
3
3
–
–
–
–
–
InfiniBand
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
Interlaken
3
3
3
3
–
3
3
3
3
3
–
–
–
–
–
Interlaken
Look-Aside
3
3
–
–
–
3
3
3
3
3
–
–
–
–
–
MoSys
3
–
–
–
–
3
3
–
–
–
–
–
–
–
–
OBSAI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
PCI Express
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
RXAUI/DXAUI
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
SGMII/QSGMII
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
QPI
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
SAS/SATA
3
3
3
3
–
3
3
3
3
3
3
3
3
3
3
SerialLite II
3
3
3
3
–
3
3
3
3
–
3
3
–
–
–
SerialLite III
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
SDI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
SFI-5.1
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
SFI-S/SFI-5.2
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
RapidIO®
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
SPAUI
3
3
3
3
3
3
3
–
–
3
–
–
–
–
–
SONET/SDH
3
3
3
3
3
3
3
3
3
3
3
3
–
–
–
XAUI (10GBASE-X)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
V-by-One
3
3
3
3
3
3
3
3
3
–
–
–
–
–
3
HMC サポートの詳細についてはアルテラまでお問い合わせください。
1
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 75
開 発 キ ット
アルテラおよびパートナー各社の開発キット
www.altera.com/selector
以下は、
アルテラおよびパートナー各社から提供される開発キット一覧です。詳細情報、
またはその他の開発キットについては、オ
ンライン・セレクタ・ガイド www.altera.co.jp/selector をご覧ください。
製品名およびベンダー
デバイス
高い DSP 性能を必要とする FPGA デザインの開発を今すぐ始めるのに必要なすべての
ハードウェアとソフトウェアを含む完全なデザイン環境を提供することで、直ちにデザ
インの開始が可能。PoHS に準拠し、Gen3 までのデータ・レートで PCIe デザインの開発
Stratix V
とテスト、DDR3 SDRAM または QDR II SRAM メモリ向けメモリ・サブシステムの開発とテ
5SGSMD5K2F40C2N
スト、パートナー各社が提供する35種類以上の高速メザニン・カード（HSMC）
とのイン
タフェースが可能な HSMC コネクタの使用により、Serial RapidIO、10 Gbps Ethernet、
SONET、CPRI、OBSAI をはじめとするプロトコルに対応。
DSP 開発キット
Stratix V エディション
アルテラ
オーディオ・ビデオ開発キット
Stratix IV GX エディション
アルテラ
DSP 開発キット
Cyclone III エディション1
アルテラ
DSP
Stratix IV GX
EP4SGX230
デザイン・エンジニアに対し、完全なビデオおよび画像処理開発環境を提供。SDI HSMC
および関連するリファレンス・デザインを備えた Stratix IV GX 開発ボードを提供。
Cyclone III
EP3C120N
DSP 全般またはワイヤレス・デザイン・エンジニア向け。アプリケーションに応じてプ
リおよびポストプロセッシングや DSP と FPGA のコプロセッシング機能も可能。TI DSP
プロセッサ（DM642 および DaVinci）インタフェースのほか、完全な 16 ビット高速アナ
ログ‐デジタル（A/D）およびデジタル‐アナログ（D/A）
・コンバータ
（最大 200 MSPS）も
装備。
アルテラのDSP Builder GUI により、FPGA ツールセットと MATLAB/Simulink（30 日間
の評価バージョンが付属）環境を統合。
Stratix V
Stratix IV
ProcHILs
GiDEL 社
Cyclone III ビデオ・画像処理開発
キット1
Bitec 社
SPR（ソフトウェア・プログラマブル・
リコンフィギュレーション）
開発システム
BittWare 社
SC DVI Output Module
Bitec 社
THDB-ADA
Terasic Technologies 社
HSMC Dual-Link DVI Board
Bitec 社
SDI HSMC
Terasic Technologies 社
1
•
2015
•
アルテラ FPGA で Simulink を実行するためのループ・アクセラレーション・ツールの最
先端ハードウェアを提供。ProcHILs によって、アルテラ DSP Builder を使用して構築した
Simulink をFPGA コードに自動的に変換し、Simulink でこのコードを実行可能。生成され
るコードは、
ターゲット PC にインストールした Proc ボードと互換性があり、PCIe を介し
て Simulink と通信するために必要な同期コードを含む。
Cyclone III
EP3C120N
複雑なビデオ・アプリケーションの開発を支援。さまざまなビデオ I/O インタフェース
のサポートにより、Cyclone III FPGA とのビデオ・データ入出力が可能。キットに含まれる
ドータカードと組み合わせてさまざまなビデオ・インタフェースをサポート。
ドータカ
ードは、ASI/SDI、
コンポジット、
コンポーネント、およびデジタル・ビデオ・インタフェース
（DVI）をサポート。
Cyclone III FPGA
ソフトウェア無線（SDR）などのハイエンド信号処理アプリケーションのための波形機
能のソフトウェア・リコンフィギュレーションを調査するシステム・プラットフォームを
提供する開発システム。AdvancedMC（Advanced Mezzanine Card）および MicroTCA（Micro
Telecommunications Computing Architecture）環境におけるソフトウェア無線（SDR）開発の
ための、柔軟でポータブルかつ低コストの環境を提供し、迅速でコスト効率の高い波
形デザインを実現。
ドータカード
アルテラ DVI 拡張スロットですべてのアルテラ開発キットをサポート。
ドータカード
14 ビットの分解能、最大 65 MSPS のデータレートを備えるデュアル A/D チャネル、および
14 ビットの分解能、最大 125 MSPS のデータレートを備えるデュアル D/A チャネルを装備。
アルテラの HSMC と Terasic 社の DE-style コネクタの両方をサポート。
ドータカード
2 チャネル・デュアル・
リンク DVI 出力ボード。HSMC 拡張ポート付きアルテラ FPGA 開発キッ
ト向け。
ドータカード
SMC コネクタ付きトランシーバ搭載ホスト・ボードを使用する、SDI および AES システム開
発向け SDI HSMC カード。
RoHS 対応
76 アルテラ製品カタログ
説明
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
I/O インタコネクト
製品名およびベンダー
デバイス
説明
Stratix V GX FPGA 開発キット
アルテラ
Stratix V GX
5SGXEA7K2F40C2N
Stratix V GX FPGA での高速シリアル・インタフェースのプロトタイピングおよびテストの
ためのフル機能を備えたハードウェア開発プラットフォームを提供。PCI Express x8 フォ
ーム・ファクタ、拡張用 HSMC コネクタ 2 個、イーサネット、USB、および SDI インタフェー
スを搭載。
メモリは、x72 DDR3 SDRAM、x18 QDR II+ SRAM 各 1 個に加えてフラッシュを搭
載。いくつかのプログラマブル・オシレータと共に差動トランシーバ出力用 SMA コネ
クタ 2 個も搭載。その他のユーザー・インタフェースとして、ユーザー・プッシュボタン 3
個、DIP スイッチ 8 個、2 色ユーザー LED 8 個、LCD ディスプレイ、電力および温度測定回
路を装備。
トランシーバ・シグナル・
インテグリティ開発キット
Stratix V GX エディション
アルテラ
トランシーバ・シグナル・インテグリティとデバイス相互接続性の厳密な評価が可能。
SMA コネクタに配線される全二重トランシーバ・チャネル 7 本、14G バックプレーン・コ
ネクタ 2 個（Amphenol、Molex）、
プログラマブル・クロック・オシレータ 4 個、ユーザー・
Stratix V GX
5SGXEA7N2F40C2N プッシュボタン 4 個、DIP スイッチ 8 個、ユーザー LED 8 個、7 セグメント LCD ディスプレ
イ、電力および温度測定回路、イーサネット、エンベデッド USB Blaster ダウンロード・ケ
ーブル、JTAG インタフェースを装備。
トランシーバ・シグナル・
インテグリティ開発キット
Stratix V GT エディション
アルテラ
電気的コンプライアンス・テストおよび相互接続性解析のためのプラットフォームを提
供。複数のチャネルにアクセスでき、SMA および一般的なバックプレーン・コネクタを介
してトランシーバ・チャネルを使用し、実環境でのシステム分析が可能。最大 28 Gbps ま
でのトランシーバ・リンクの性能の評価、
（Quartus IIソフトウェアは不要）シンプルな GUI
を使用した擬似ランダム・バイナリ・シーケンス（PRBS）の生成とチェック、最適なビット・
Stratix V GT
エラー・レート
（BER）の実現に向けてリンク設定を微調整する高度なイコライゼーショ
5SGTMC7K3F40C2N
ンへのアクセス、ジッタ解析および、Stratix V GT FPGAのフィジカル・メディア・アタッチ
メント
（PMA）が、
ターゲット・プロトコル（CEI-25/28G、CEI-11G、PCI Express（PCIe）Gen 3.0、
10GBASE-KR、10 ギガビット・イーサネット、XAUI、CEI-6G、Serial RapidIO、HD-SDI など）
との
相互接続性を持つことの検証等に使用可能。内蔵の高速バックプレーン・コネクタを使
用した、カスタム・バックプレーンの性能およびリンク BER の評価が可能。
100G 開発キット
Stratix V GX エディション
アルテラ
Stratix V GX
5SGXEA7N2F45C2N
100G デザインの完全な評価が可能。光モジュールを介した 10G/40G ライン・インタフェ
ースをサポートするほか、4 個の x18 QDR II および 4 個の x32 DDR3 メモリ・バンクを介
した外部メモリ・インタフェースを必要とするアプリケーションをサポート。11.3 Gbps ま
でのトランシーバ性能を評価でき、10G/40G/100G イーサネット、Interlaken、CEI-6G/11G、
Serial RapidIO、PCIe（Gen1、Gen2、Gen3）などの主要規格に対する PMA の準拠の検証、
SFP、SFP+、クワッド・スモール・フォーム・ファクター・プラガブル（QSFP）、CFP などの光
モジュール間のインタオペラビリティの検証が可能。
Arria V GX FPGA 開発キット
アルテラ
Arria V GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテス
トのためのフル機能を備えたハードウェア開発プラットフォームを提供。Arria V
5AGXFB3H6F40C6N FPGA 2 個、PCIe x8 フォーム・ファクタ、HSMC コネクタ 2 個、FMC
Arria V GX
コネクタ
1 個、1,152M バイトの 72 ビット DDR3 SDRAM、4M バイトの 36 ビット QDR
5AGXFB3H6F40C6N
II+ SRAM、フラッシュ・メモリ、32 ビット DDR3 SDRAM デバイス 2 個を搭載。さらに、
SMA コネクタ、差動トランシーバ I/O 用ブルズアイ・コネクタも装備。
Arria V GX スタータ・キット
アルテラ
Arria V GX
5AGXFB3H4F35C4
トランシーバ I/O ベースの Arria V GX FPGA デザインを開発するための低コスト・プラッ
トフォーム。PCIe x8 フォーム・ファクタ、HSMC コネクタ 1 個、32 ビット DDR3 SDRAM
デバイス、SMA に接続された 1 チャネル高速トランシーバ I/O、HDMI 出力、SDI 入出力、
16x2 LCD ディスプレイ、フラッシュ・メモリを搭載。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 77
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
Cyclone V E FPGA 開発キット
アルテラ
Cyclone V GT FPGA 開発キット
アルテラ
説明
Cyclone V E
5CEFA7F31C7N
産業、ネットワーキング、防衛、医療を含む多くのマーケットとアプリケーションに対応
する包括的な汎用開発プラットフォームを提供。DDR3 および LPDDR2 メモリの複数の
バンク、LCD キャラクタ・ディスプレイ、LED、ユーザー・スイッチ、USB、RJ-45 コネクタを含
む多くのオンボード・リソースを装備。産業機器の設計において、産業用イーサネット IP
コアとのリアルタイム・イーサネット通信を実装できる、
より高い柔軟性を提供。
Cyclone V GT FPGA または Cyclone V GX FPGA のアプリケーションのプロトタイピングで
使用。低コスト・低消費電力のシステム・レベル・デザインを開発する迅速かつ簡単な
Cyclone V GT
手法を提供。FPGA のプロトタイピング、FPGAの消費電力測定、最大 5 Gbps までのトラン
5CGTFD9E5F35C7N
シーバ I/O パフォーマンス、PCIe Gen2 x4（5 Gbps / レーン）、エンドポイントまたはルート
ポート・サポートなどのさまざまな機能をサポート。
Stratix IV GX
EP4SGX230F1517
Stratix IV GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストの
ためのフル機能を備えたハードウェア開発プラットフォームを提供。PCI Express x8 フォ
ーム・ファクタ、拡張用 HSMC コネクタ 2 個、イーサネット、USB、SDI、および HDMI インタ
フェースを搭載。
メモリは、1 個の x64 DDR3 SDRAM、1 個の x16 DDR3 SDRAM、2 個の x18
QDR II+ SRAM、
フラッシュ、およびSSRAM を搭載。
また、156.25/155.52/125/100/50 MHz クロ
ック・オシレータと共に差動トランシーバ出力用 SMA コネクタ 2 個も搭載。その他のユ
ーザー・インタフェースとして、ユーザー・プッシュボタン 6 個、DIP スイッチ 8 個、ユーザ
ー LED 8 個、7 セグメント LCD ディスプレイ、電力および温度測定回路を装備。
Stratix IV GX
EP4SGX530F1517
Stratix IV GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストの
ためのフル機能を備えたハードウェア開発プラットフォームを提供。PCI Express x8 フォ
ーム・ファクタ、拡張用 HSMC コネクタ 2 個、イーサネット、USB、SDI、および HDMI インタ
フェースを搭載。
メモリは、1 個の x64 DDR3 SDRAM、1 個の x16 DDR3 SDRAM、2 個の x18
QDR II+ SRAM、
フラッシュ、および SSRAM を搭載。
また、156.25/155.52/125/100/50 MHz ク
ロック・オシレータと共に差動トランシーバ出力用 SMA コネクタ 2 個も搭載。その他の
ユーザー・インタフェースとして、ユーザー・プッシュボタン 6 個、DIP スイッチ 8 個、ユー
ザー LED 8 個、7 セグメント LCD ディスプレイ、電力および温度測定回路を装備。
Stratix IV GT
EP4S100G5F45I1N
100G デザインの完全な評価が可能。光モジュールを介した 10G/40G ライン・インタフェ
ースをサポートするほか、4 個の x18 QDR II および 4 個の x32 DDR3 メモリ・バンクを介
した外部メモリ・インタフェースを必要とするアプリケーションをサポート。11.3 Gbps ま
でのトランシーバ性能を評価でき、10G/40G/100G イーサネット、Interlaken、CEI-6G/11G、
Serial RapidIO、PCIe（Gen1、Gen2、Gen3）などの主要規格に対する PMA の準拠の検証に加
え、SFP、SFP+、QSFP、CFP などの光モジュール間のインタオペラビリティの検証も可能。
トランシーバ・シグナル・
インテグリティ開発キット
Stratix IV GX エディション
アルテラ
Stratix IV GX
EP4SGX230F1517
SMA コネクタに配線される全二重トランシーバ・チャネル 8 本、156.25、155.52、125、
100、および 50 MHz クロック・オシレータ、ユーザー・プッシュボタン 6 個、DIP（Dual
In-line Package）スイッチ 8 個、ユーザー LED 8 個、7 セグメント LCD ディスプレイ、電
力および温度測定回路、イーサネット、USB、JTAG ポート。
トランシーバ・シグナル・
インテグリティ開発キット
Stratix IV GT エディション
アルテラ
11.3 Gbps までのトランシーバ性能を評価でき、
トランシーバのインタオペラビリティおよ
び SERDES のシグナル・インテグリティを厳密に評価可能。使いやすい GUI による疑似ラ
ンダム・バイナリ・シーケンス（PRBS）パターンの生成・検査、差動出力電圧（VOD）
、プリエ
Stratix IV
ンファシス、およびイコライゼーションの変更によるチャネルに合わせたトランシーバ性能
EP4S100G2F40I1N の最適化、
ジッタ解析の実行、
40G/100G イーサネット / Interlaken / CEI-6G/11G / PCI Express
（Gen1、Gen2、Gen3）/ Serial RapidIO などの主要規格に対する PMA の準拠の確認、光
モジュール間のインタオペラビリティの検証が可能。
Stratix IV GX FPGA 開発キット
アルテラ
I/O インタコネクト
（続き）
デバイス
Stratix IV GX FPGA 開発キット
530 エディション
アルテラ
100G 開発キット
Stratix IV GT エディション
アルテラ
78 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
Cyclone IV GX FPGA
開発キット
アルテラ
Cyclone IV GXトランシーバ・
スタータ・キット
アルテラ
I/O インタコネクト
（続き）
S5-6U-VPX (S56X)
BittWare 社
S5-PCIe-HQ (S5PH-Q)
BittWare 社
S5-PCIe (S5PE)
BittWare 社
PROCe V
GiDEL 社
デバイス
説明
低コスト・低消費電力 FPGA のシステム・レベルのデザインを迅速に開発できる包括
的なデザイン環境を提供。PCIe ショート・カード・フォーム・ファクタ、HSMC コネク
タ 2 個、10/100/1000 Mbps イーサネット・インタフェースを搭載。オンボード・メモリ
Cyclone IV GX
EP4CGX150DF31C7N は 128 MB DDR2 SDRAM、64 MB フラッシュ、4 MB SSRAM を搭載。さらに SMA コネクタ、
50/100/125 MHz クロック・オシレータを搭載するほか、ユーザー・インタフェースとし
てプッシュ・ボタン、LED、および 7 セグメント LCD ディスプレイを装備。
Cyclone IV GX
EP4CGX15
トランシーバ I/O ベースの FPGA デザインを開発するための低コスト・プラットフォーム。コ
スト重視のアプリケーションの FPGA デザインを開発するのに必要なハードウェアおよびソ
フトウェアを提供。FPGA の消費電力の測定、FPGA トランシーバ I/O（最大 2.5 Gbps）の信
号品質のテスト、および PCI Express Gen1 デザインの開発・テストが可能。
Stratix V GX/GS
アルテラの Stratix V GX/GS FPGA をベースにした耐久性の高い 6U VPX カード。BittWare
社のAnemone FPGA コプロセッサ、ARM Cortex-A8 コントロール・プロセッサ、および ATLANTiS フレームワーク FPGA 開発キットと組み合わせることで、柔軟性と効率性に優れ
た高性能信号処理およびデータ収集ソリューションを実現。Serial RapidIO、PCIe、10 Gbps
イーサネット
（10GbE）をはじめとする各種プロトコルをサポートしたコンフィギュレーシ
ョン可能な 48 ポート・マルチギガビット・トランシーバ・インタフェースのほか、イーサ
ネット、RS-232、JTAG、LVDS などの I/O インタフェースも搭載。最大 8 GB の DDR3 SDRAM
のほか、FPGA ブート用のフラッシュ・メモリも搭載。さらに、VITA 57 FPGA メザニン・カー
ド（FMC）サイトを 2 個を装備し、I/O および処理能力を柔軟に拡張可能。
Stratix V GX/GS
アルテラの Stratix V GX または GS FPGA をベースに、汎用性と効率性に優れた高性能ネ
ットワーク処理、信号処理、およびデータ収集ソリューションを実現するハーフレングス
PCIe x8 カード。BittWare 社の Anemone コプロセッサおよび ATLANTiS フレームワークと組
み合わせることで生産性と移植性が高まるほか、処理効率の大幅な向上が可能。DDR3
SDRAM、QDR II/II+ SRAM を含め、16 GB を超えるオンボード・メモリを搭載。シリアル I/O
の柔軟性をさらに高める QSFP+ ケージをフロントパネルに 2 個装備し、2 レーンの
40GbE（または 8 レーンの 10GbE）を FPGA と直接インタフェースして低レイテンシを実
現でき、高頻度取引やネットワーキングといったアプリケーションに最適。
Stratix V GX/GS
アルテラの Stratix V GX または GS FPGA をベースに、汎用性と効率性に優れた高性能ネ
ットワーク処理、信号処理、およびデータ収集向けに設計された PCIe x8 カード。BittWare
社の Anemone コプロセッサおよび ATLANTiS フレームワークと組み合わせることで生産
性と移植性が高まるほか、処理効率の大幅な向上が可能。最大 32 GB の DDR3 SDRAM
を搭載し、オプションで ECC にも対応。オプションの VITA 57 FMC サイトによって I/O お
よび処理能力を柔軟に拡張可能なため、
アナログ I/O および処理に最適。オプションと
して、シリアル I/O 用 QSFP+ ケージをフロントパネルに 2 個搭載可能。低レイテンシを
実現する FPGA との直接インタフェースを 1 レーンあたり 10G サポートし、高頻度取引
やネットワーキングといったアプリケーションに最適。さらに、A/D および D/A 変換オプ
ションも用意。
アルテラの Stratix V GX または GS FPGA をベースに、
汎用性と効率性に優れた高性能ネッ
トワーク処理、信号処理、およびデータ収集ソリューションを実現するハーフレングス PCIe
x8 カード。GiDEL 社の PROCWizard ソフトウェアおよびデータ管理 IP コアと組み合わせるこ
Stratix V GX/GS
とで生産性と移植性が高まるほか、処理効率の大幅な向上が可能。DDR SDRAM および
(Gen3 x8)
SRAM を含め、
16 GB を超えるオンボード・
メモリを搭載。
内部メモリでは 8,000 Gbps、
オンボー
5SGXMA3K2F40C3N ド・メモリでは 25 Gbps のスループットをそれぞれ維持。ネットワーク機能として、100GbE イー
5SGXMA7K2F40C2N サネット（100GBASECR10、100GBASE-SR10）
、3 x 40 GbE またはシングル・インフィニバンド
5SGSMD8K2F40C2N 12 x QDR リンク適応の CXP コネクタ・ケージ 1 個、10 GbE 適用の SFP+ ケージ 2 個、およ
び光通信ネットワークを含む。追加 I/O インタフェースとして、ボード間用の 2 x 高速ボード
内コネクタ（最高 12 × 14.1Gbps の全二重 GPIO）と独自のドータボード接続を搭載。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 79
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
ProcFG
GiDEL 社
I/O インタコネクト
（続き）
S4-3U-VPX (S43X)
BittWare 社
SP/D4-AMC (D4AM)
BittWare 社
SP/S4-AMC (S4AM)
BittWare 社
4S-XMC (4SXM)
BittWare 社
80 アルテラ製品カタログ
•
2015
•
デバイス
説明
Stratix V GX
Stratix IV E
ビジョン・アルゴリズム、マシン・ビジョン、および医療画像を開発するアプリケーショ
ンで使用される、
アルテラの Stratix FPGA ベースの開発キット。FPGA 処理能力でも強力
な高速取得をオンザフライで選択される ROI オフロードと組み合わせることで、標準
的な PC で便利な処理を実現。受信データに対するリアルタイムの FPGA 解析に基づい
て、受信する全画像データをキャプチャ、
または Region of Interest (ROI) をダイナミックに
抽出し、
ラインおよびスキャン・カメラ両方からの取得をサポート。
Stratix IV GX
シリアル I/O ベースのアプリケーション専用に設計されたアルテラ Stratix IV GX FPGA を
ベースにし、柔軟でリコンフィギュレーション可能な VPX ボードを実現する耐久性の高
い 3U VPX カード。BittWare 社の ATLANTiS フレームワークおよび FINe ホスト / コントロ
ール・ブリッジとの組み合わせにより、
アプリケーション開発および統合を大幅に簡素
化。Serial RapidIO、PCIe、10GbEをはじめとする各種プロトコルをサポートしたコンフィギ
ュレーション可能な 25 ポート SERDES インタフェースのほか、10/100/1000 イーサネット
および最大 4 GB の DDR3 SDRAM も搭載。10 個のSERDES、60 個の LVDS ペア、6 種類のク
ロックをサポートする VITA 57 準拠の FMC サイトを装備し、さらなる柔軟性を提供。
Stratix IV
アルテラの Stratix IV FPGA をベースにし、その I/O 処理能力を活用するミッド・サイズ
またはフルサイズ、シングル幅の AdvancedMC。AdvancedTCA キャリアまたはその他の
AdvancedMC ベイ搭載カードに接続し、MicroTCA システムで使用可能。D4AM は、
アルテ
ラ Stratix IV GX FPGA と Stratix IV E FPGA の組み合わせにより、極めて高集積で柔軟性に
優れたボードを実現。FPGA は 2 レーンの全二重 2 Gbps パラレル I/O で接続され、デー
タを共有。各 FPGA は、
アプリケーション開発および統合を大幅に簡素化する BittWare
社 ATLANTiS フレームワークをサポート。VITA 57 準拠の FMC サイトを装備し、Stratix IV E
FPGA と LVDS、Stratix IV GX FPGA と SERDES を直接接続する柔軟性を提供。
また、IPMI シ
ステム管理インタフェース、および各種プロトコルをサポートしたコンフィギュレーシ
ョン可能な 18 ポート AMC SERDES インタフェースも搭載。オンボード・メモリとして最
大 1 GB の DDR3 SDRAM および 128 MB のフラッシュ・メモリを搭載するほか、AMC フロ
ントおよびリア・パネルを介してイーサネットも利用可能。さらに、A/D および D/A 変換
オプションも用意。
Stratix IV GX
アルテラの Stratix IV FPGA をベースにしたミッド・サイズまたはフルサイズ、シングル幅
の AdvancedMC。AdvancedTCA キャリアまたはその他の AdvancedMC ベイ搭載カードに
接続し、MicroTCA システムで使用可能。S4AM は、シリアル I/O ベースのアプリケーショ
ン専用に設計された高集積、低消費電力のアルテラ Stratix IV GX FPGA を搭載し、柔軟
でリコンフィギュレーション可能な AMC を実現。8 個の SERDES、80 個の LVDS ペア、6 種
類のクロックを FPGA に対して直接サポートする VITA 57 準拠の FMC サイトを装備し、
さらなる柔軟性を提供。BittWare 社のATLANTiS フレームワークおよび FINe III ホスト / コ
ントロール・ブリッジとの組み合わせにより、
アプリケーション開発および統合を大幅
に簡素化。
また、IPMI システム管理インタフェース、各種プロトコルをサポートしたコン
フィギュレーション可能な 15 ポート AMC SERDES インタフェース、CPRI および OBSAI を
サポートした 4 個のフロントパネル SERDES インタフェースを搭載するほか、10/100 イ
ーサネット、GbE、2 バンクの DDR3 SDRAM、2 バンクの QDR II+ SRAM、FPGA および FINe
ブート用のフラッシュ・メモリも搭載。さらに、A/D および D/A 変換オプションも用意。
Stratix IV GX
VME、VXS、VPX、cPCI、AdvancedTCA、
または PCIe キャリア・ボードに強力な FPGA 処理およ
び高速シリアル I/O 能力を提供するシングル幅のスイッチド・メザニン・カード（XMC）。
4SXM は、シリアル I/O ベースのアプリケーション専用に設計された高集積、低消費電
力のアルテラ Stratix IV GX FPGA を搭載し、PCI-SIG 準拠の PCIe Gen1 および Gen2 をサポ
ート。
フロントパネルには、SFP コンパクト・オプティカル・トランシーバ用コネクタを 4
個装備。PCIe、Serial RapidIO、および 10GbE をサポートした 8 個のマルチギガビット・シ
リアル・レーンをリア・パネルに装備するほか、44 個の汎用デジタル I/O 信号を利用可
能。さらに、4SXM は QDR II+ SRAM およびフラッシュ・メモリも搭載。
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
デバイス
説明
S4GX-AMC
BittWare 社
Stratix IV GX
EP4SGX230F1517
アルテラの Stratix IV GX FPGA をベースにしたミッド・サイズ、シングル幅のAdvancedMC。
AdvancedTCA キャリアまたはその他の AdvancedMC ベイ搭載カードに接続し、MicroTCA
システムで使用可能。2 バンクの DDR3 SDRAM（それぞれ最大 1 GB）、および 2 バンクの
QDR II SRAM（最大 9 MB）を搭載。Serial RapidIO、PCI Express、ギガビット・イーサネット、
XAUI（10 ギガビット・イーサネット）、CPRI、および OBSAI インタフェースに対する IP サポ
ートも付属。
ProcE
GiDEL 社
EP4S820E
EP3S340L
EP2S60F1020C4N
高速データ収集、
アルゴリズム・アクセラレーション、IP 検証、小規模 SoC の検証に理想
的なアルテラ・ベースの PCIe x4 プラットフォーム。
メモリ構造（8.5 Gb 超）が 5 レベルあ
り、最大で内部メモリでは 4,693 Gbps、DRAM では 12 Gbps のスループットを維持。
Stratix IV
EP4S100G5
EP4SGX530
200G のサブシステムを構築するための最も基本的な電気および光インタフェースを統
合。CAUI/Interlaken 高速シリアル・インタフェース、業界をリードする高速 DDR3 SDRAM/
QDR II + SRAM インタフェース、および NetLogic KBP（Knowledge-Based Processor）用高速パ
ラレル・インタコネクトを実装。モジュラー・デザインにより、拡張による新旧の光モジュ
ールのサポートが可能。
Stratix IV GX
EP4SGX230KF40C2N
アルテラの Stratix IV GX FPGA 向けの完全なハードウェアおよびソフトウェア環境を提
供。PCI Express Gen1 または Gen2 を使用したデザインの開発用として、PCI-SIG に準拠し
た PCI フォーム・ファクタ・カードを中心に構築。
Cyclone III EP3C16
デジタル無線、モジュレータ / デモジュレータ開発、
ソフトウェア無線（SDR）、高速データ
収集 / 信号処理、オーディオ・データ収集 / 信号処理などのアルゴリズムおよび信号処
理アプリケーションの開発・テスト環境を提供。収集した信号をサンプリングした後、
Cyclone III FPGA でデジタル処理。FPGA カードは、JTAG プログラミング・コネクタ、および
FPGA 設定を保持するためのコンフィギュレーション PROM を装備。PCI カードは、FPGA
カードとコンピュータ PCI バスを繋ぐインタフェースのほか、RS232 インタフェースとユ
ーザー・プッシュボタンも装備。デジタル無線のリファレンス・デザイン例および完全な
ドキュメント資料一式も付属。
Cyclone III FPGA/PCI
Development Board
CEPD 社
Cyclone III
EP3C16F484C8N
Cyclone III EP3C16F484C8N FPGA による迅速かつ容易なプロトタイピングおよびデザイン
検証のためのプラットフォームを提供。PCI バス経由でのアクセス、
または単独システム
としての駆動および RS232 ポート経由でのアクセスが可能。FPGA 設定を保持するため
のオンボード・コンフィギュレーション PROM、RS232 レベル・シフタ、電圧モニタ、オシレ
ータ、ボタン、および LED を装備。ボード上にはユーザー回路用のプロトタイピング・エ
リアを装備。
コネクタのほか、
ラベルによって明確に識別されたテスト・ポイントからす
べての FPGA ピンにアクセス可能。
コネクタは他のCEPD 社ドータカードに対応。
SuperUSBC3-55
PLDA 社
Cyclone III
EP3C55U484C6N
SuperSpeed USB アプリケーションの試作および開発に適した低コストのハードウェアお
よびソフトウェア環境を提供。
アルテラの Cyclone III FPGA（EP3C55F484C6N）を使用し、完
全な USB 3.0 サブシステムの実装に必要な要素をすべて装備。
Cyclone III FPGA
アルテラの Cyclone III FPGA で低消費電力、高性能、そしてロジック比率の高い PCI ベース
のデザインを開発または試作するためのハードウェア・プラットフォームを提供。外部メモリ
の搭載により、追加のストレージ容量または広帯域幅メモリを必要とするデザインの開発
が容易。HSTC（High Speed Terasic Connector）を使用する高速インタフェース
・
アプリケーショ
ン用 LVDS インタフェースも装備。
Cyclone II
EP2C20F256C7
1 個の QuickUSB モジュールと 1 枚の QuickUSB Cyclone II 評価ボードで構成されるキッ
ト。評価ボードは、信号へのアクセスを提供する QuickUSB モジュール・サイトをヘッダ
に装備。EP2C20F256C7 FPGA は QuickUSB モジュールのほぼすべてのピンに接続可能。
また、別の I/O ピンがヘッダに接続されているため回路内で配線可能。USB バス・パワ
ー駆動とは別に、規定を超える電力が必要な場合のために電源コネクタと 5V/2A 電源
が付属。
Stratix IV GX/GT
40G/100G Interlaken
HiTech Global 社
I/O インタコネクト
（続き）
Xpress GX4 Kit
PLDA 社
C3 Digital Radio Kit
CEPD 社
PCI-X Development Board
Terasic Technologies 社
QuickUSB Starter Kit
Bitwise Systems 社
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 81
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
デバイス
説明
ドータカード
AL460A HD-FIFO 評価用。パラレル動作してバス幅を 32 ビットに拡張する 2 個のエンベ
デッド AL460A-7-PBF（または AL460A-13-PBF）デバイスを搭載。2 個の 50 ピン・コネクタ
で制御信号およびデータ・バス信号を利用可能。モジュールを Cyclone III FPGA スター
タ・キットに直接接続するためのアダプタ・ボード（HSMC インタフェース）も利用可能。
ドータカード
業務用ビデオ機器開発者向け。デュアル ASI/SD-SDI インタフェースにより、業界標準の
ビデオ・
トランスポート信号にアクセス可能。ASI/SDI インタフェースは、最新のアダプティ
ブ・ケーブル・イコライザおよびドライバにより、最大ケーブル長 350 メートルまでの優
れたノイズ耐性を提供。VCXO により入力 ASI 信号への正確な同期が可能。Bitec 社
のブロードキャスト・ビデオ・カード・ドータカードと Cyclone III FPGA 開発キットを使
用する DVB-T リファレンス・デザインが利用可能。
ドータカード
Texas Instruments の TVP5154 クワッド・ビデオ・デコーダが ベース。アナログ・ビデ
オ入力はコンポジット・ビデオおよび S ビデオに対応。ビデオ出力は Chrontel 社の
CH7010B デバイスがベースで、シングルリンク DVI、コンポーネント・アナログ、およびコ
ンポジット・アナログ出力が可能。CH7010B デバイスは、HSMC コネクタ経由でホスト
FPGA からのデジタル、パラレル・ビデオ・データ、およびクロックに対応。ホスト FPGA は、
I2C リンク経由でデバイスをモニタし、コンフィギュレーション可能。DVI 出力コネクタお
よび mini-DIN 出力コネクタを装備。
ドータカード
HSMC 拡張コネクタを使用して HDMI レシーバ / トランスミッタをアルテラの FPGA 開発キッ
トに接続するドータカード。レシーバは、
アナログ・
コンポーネント
・ビデオ
（YCbCr）
インタフェー
スにも対応。
Analog Devices 社の AD9889 HDMI トランスミッタおよび AD9880 HDMI レシー
バを使用し、最大 1080p で 60 Hz の HDTV フォーマットに対応。レシーバは、アナログ・イ
ンタフェースとシングル・チップ上に統合された HDMI レシーバの双方に対する柔軟性を
提供。
Quad Link LVDS Interface
Microtronix 社
ドータカード
それぞれ 5 つのデータ・チャネルと 1 つのクロックからなる送信および受信 LVDS リン
クに対応し、合計 48 LVDS チャネルをサポートするドータカード。標準構成（20 TX + 4
クロックおよび 20 RX + 2 クロック）では、最大 1080p で 100/120 Hz の LCD ディスプレ
イ・パネルをサポート可能。12 ビットまたは 14 ビット・カラー・アプリケーションへの対
応が必要な場合、オンボード LVDS 終端抵抗を取り外すことでレシーバ・チャネルをト
ランスミッタに変更可能。LVDS ビデオ・データのキャプチャ、Camera Link インタフェー
スとの接続、
あるいは LVDS、
Mini-LVDS、
RSDS、
および PPDS 低電圧パネル・インタフェー
ス・シグナリングを使用する LCD パネルとの接続に使用。
Ethernet USB Expansion Kit
Microtronix 社
ドータカード
ワイヤレス 802.11b 向け、CompactFlash カードおよび Microtronix CompactFlash ボードを
含む。
I2C Design Kit
Microtronix 社
ドータカード
Microtronix I2C IP コアのデザイン、開発およびテストの簡単な方法を提供。
10/100/1000 Ethernet PHY Daughter Board with
Marvell PHY
MorethanIP 社
ドータカード
試作および評価のための高速イーサネット PHY ソリューション、エンベデッド・ソフトウェア
開発が可能。
10/100/1000 Ethernet PHY Daughter Board with
Texas Instruments PHY
MorethanIP 社
ドータカード
試作および評価のための高速イーサネット・ソリューション、エンベデッド・ソフトウェア開
発が可能。
CX4 to HSMC Adapter
MorethanIP 社
ドータカード
10GbE CX-4 銅線インタコネクトの試作用パッシブ・ドータカード。10GbE IEEE 802.3ak 用 4
レーン差動 3.125 Gbps コネクタ（CX-4）
、160 ピン HSMC をメイン・ボードに装備し、HSMC
コネクタを使用する Stratix II GX マザーボードとの互換性を提供。
SFP HSMC
Terasic Technologies 社
ドータカード
HSMC コネクタ付きトランシーバ搭載ホスト・ボードを使用する、SGMII イーサネット、Fiber
Channel、CPRI/OBSAI、および SONET 開発向け SFP HSMC カード。
HD FIFO Modules
Averlogic 社
Broadcast Video Card
Bitec 社
I/O インタコネクト
（続き）
Quad Video Board
Bitec 社
HDMI Receiver/Transmitter
Microtronix 社
82 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
Arria V SoC 開発キット
SoC エンベデッド・デザイン・
スイート
アルテラ
Cyclone V SoC 開発キット
アルテラ
エンベデッド
Cyclone V GT FPGA 開発キット
アルテラ
Cyclone V E FPGA 開発キット
アルテラ
説明
ARM プロセッサ・ベースのカスタム SoC デザインを素早く開発するためのデザイン環
境を提供。
アルテラのミッドレンジ、
トランシーバ・ベースの Arria V FPGA ファブリックは、
リモート無線ユニット、10G/40G ライン・カード、医療用画像処理、
ブロードキャスト放送
機器、画像/ビデオ処理アプリケーションの高速化といったミッドレンジ・アプリケーショ
Arria V SoC
5ASTFD5K3F40I3NES ンに対し消費電力を最小限に抑えつつ広帯域幅を提供。開発キットは SoC エンベデッ
ド・デザイン・スイート・ソフトウェア開発ツールを搭載。開発ボードは PCIe Gen2 x4 レー
ン（エンドポイントまたはルートポート）、拡張ヘッダ 2 個、デュアルEthernet PHY、さまざ
まな DRAM およびフラッシュ・メモリを搭載。
Cyclone V SoC
5CSXFC6D6F31C8NES
Cyclone V GT
5CGTFD9E5F35C7N
Cyclone V E
5CEFA7F31C7N
アルテラの低コストかつ低消費電力の Cyclone V FPGA ファブリックを利用した ARM
プロセッサ・ベースのカスタム SoC デザインを素早く開発するためのデザイン環境
を提供。プロセッサおよび FPGA のプロトタイピングと消費電力測定、産業用ネット
ワーキング・プロトコル、モーター制御アプリケーション、画像／ビデオ処理アプリケ
ーションのアクセラレーション、最大転送レート 1,000 Mbps の PCI Express® (PCIe®) x4
レーン (エンドポイントまたはルートポート）をはじめとするさまざまな機能をサポ
ート。
Cyclone V GT FPGA または Cyclone V GX FPGA のアプリケーションのプロトタイプで使用。
低コスト・低消費電力のシステム・レベル・デザインを開発する迅速で簡単な方法を提
供。FPGA プロトタイピング、FPGA 消費電力測定、最大 5 Gbps までのトランシーバ I/O パ
フォーマンス、PCIe Gen2 x4（5 Gbps / レーン）、エンドポイントまたはルートポート・サポ
ートなどのさまざまな機能をサポート。
産業、ネットワーキング、防衛、医療を含む多くのマーケットとアプリケーションに対応
する包括的な汎用開発プラットフォームを提供。DDR3 および LPDDR2 メモリの複数の
バンク、LCD キャラクタ・ディスプレイ、LED、ユーザー・スイッチ、USB、RJ-45 コネクタを含
む多くのオンボード・リソースを装備。産業機器の設計において、産業用イーサネット
IP コアとのリアルタイム・イーサネット通信を実装できる、
より高い柔軟性を提供。
Cyclone III
EP3C25N
32 ビット・マイクロコントローラと FPGA 評価のための完全なハードウェアおよびソフトウェ
ア・デザイン環境を提供。初心者は LCD タッチ・パネル・スクリーンに表示される分かりや
すいデモを参照しながら、簡単な開発を実施可能。経験豊富なマイクロコントローラ設
計者は、最新のテクニック、マルチ・プロセッサ・システム、Nios II C2H コンパイラを使用し
たハードウェア・アクセラレーション、または完全なシステムを デザインする方法を 30 分以
内に習得可能。
Cyclone III FPGA 開発キット
アルテラ
Cyclone III
EP3C120N
8M バイト SSRAM、256M バイト DDR2 SDRAM、64M バイト・フラッシュ、USB を介したコン
フィギュレーション、10/100/1000 イーサネットおよび USB ポート、オンボード・オシレータお
よび SMA、
グラフィックス LCD およびキャラクタ LCD ディスプレイ、
HSMC 拡張コネクタ 2 個、
HSMC デバッグ・カード 3 枚、オンボード消費電力測定回路。リファレンス・デザインを含む
ドキュメンテーション「1 時間で設計する FPGA デザイン」
「
、Cyclone III FPGA の消費電力
測定」
。このキットは、Quartus II 開発ソフトウェア・ウェブ・エディション、Nios II プロセッサ
および開発環境、およびアルテラの IP ライブラリも含む。
Nios II 開発キット
Cyclone III エディション1
アルテラ
Cyclone III
EP3C120N
高性能エンベデッド・プロセッサのパワーと使いやすい統合開発ソフトウェアの独自の組
み合わせは、業界で最も低コストな 65nm FPGA ファミリの Cyclone III デバイスの利点を享
受できるように強化。この開発キットは、広範な価格重視の高性能エンベデッド・
アプリケー
ションの開発および試作に最適な環境を提供。
Nios II エンベデッド評価キット
Cyclone III エディション1
アルテラ
1
デバイス
RoHS 対応
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 83
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
PROC104
GiDEL 社
説明
Stratix IV E
Stratix III L
Stratix III E
PCIe/104 標準規格のアルテラ・ベースのプラットフォームで、
コンパクトでセルフ・スタ
ッキングの業界標準コネクタを装備。高性能 FPGA 開発や、信号情報、画像処理、
ソフト
ウェア無線ラジオおよび主導的モジュールまたは車両など、サイズ・重量・消費電力制
約（SWaP 制約）
といったアプリケーション・エリアをまたぐ場合に理想的なプラットフォ
ーム。4 レーン PCIe 経由でホスト可能、
スタック可能。
メモリ結合での高速ボード性能
とアドオンの柔軟なアーキテクチャにより、計算上必要なほとんどの条件に対応。512
MB のオンボード・メモリに加え、2 個の SODIMM ソケットが最大 8 GB のメモリを提供。
Stratix IV
EP4SE530H35C2N
(1 - 4 FPGAs)
PROCStar IV
GiDEL 社
エンベデッド
（続き）
デバイス
BeMicro SDK
Arrow 社
Industrial Networking Kit
Terasic Technologies 社
アルテラの Stratix IV FPGA ベースのフル・レングス PCIe x8 カード。大容量、高スループッ
トで強化された高速 FPGA ベース・プラットフォーム、および大規模なメモリを提供し、
強力で高い柔軟性を備えたシステムを実現。性能、
メモリ、
アドオン・ドータボードの柔
軟なアーキテクチャにより、計算上必要なほとんどの条件を満足。2 GB のオンボード・
メモリに加え、8 個の SODIMM ソケットが最大 32 GB のメモリまたは追加の接続とロジ
ックを提供。National Science Foundation Center の最大容量の FPGA ベース・スーパーコ
ンピュータでは High-Performance Reconfigurable Computing（NSF CHREC）センターでこの
カードが 100 枚（アルテラ FPGA は 400 個）使用されているほか、Bio-RC、HFT、データ・マ
イニング、および耐震解析アプリケーションで使用。
Cyclone IV E
EP4CE22F17C7N
エンベデッド・ソフトウェア開発者およびハードウェア・エンジニアによるソフト・コア・
プロセッサの迅速かつ容易な評価を実現。成功を収めた初代 BeMicro 評価キットに
モバイル DDR メモリ、イーサネット、さらには microSD カードを挿入してファイル・シ
ステムを使用するオプションといった機能を追加。BeMicro SDK を USB 経由で PC に
接続し、電源供給、プログラミング、およびデバッグに使用。Arrow 社では、FPGA
でエンベデッド・システムを構築する利点を紹介するさまざまなリファレンス・デザイ
ンやあらかじめ構築されたソフトウェア・テンプレートをキット購入者にダウンロード
提供。
Cyclone IV E
EP4CE115
産業用オートメーションおよびプロセス制御アプリケーション向けの包括的な開発プ
ラットフォームを提供。
アルテラ Cyclone IV デバイス、デュアル 10/100/1000 Mbps イーサ
ネット、128 MB SDRAM、8 MB フラッシュ・メモリ、2 MB SRAM、HSMC/GPIO コネクタ、USB
2.0、SD カード・スロット、
スイッチ / ボタン、LED、16 x 2 ディスプレイ、オーディオ / ビデ
オ、および VGA 出力を搭載した DE2-115 ボードに加え、RS-485、RS-232、CAN、追加 I/O 拡
張をサポートした産業用通信ボード（ICB-HSMC）も付属。
アルテラの低消費電力 Cyclone III FPGA と MAX II G CPLD を使用したプラットフォーム。
ポー
Low-Power Reference
Platform
Arrow 社
Cyclone III EP3C25 タブルおよびバッテリ駆動エンベデッド・システムの消費電力の最小限に抑えるための方
MAX IIG EPM240T100 法を実証すると同時に、アプリケーション固有の低消費電力ソリューションを開発する柔
CMCS002M Controller
FPGA Module
Dallas Logic 社
Cyclone III
EP3C25
汎用ロジック機能や Nios II プロセッサ動作を実装できるコンパクトなフォーム・ファク
タのモジュール。Cyclone III EP3C25 FPGA、512K x8 SRAM、EP1S16 FPGA シリアル・ロー
ダ
（FPGA および Nios II のブート）、および USB 2.0 ペリフェラル・ポート
（Low/Full Speed モー
ド）を使用。また、Cardstac 仕様（マスターまたはスレーブ標準カード、128 ピン）も
サポートし、同仕様に従って設計された他のモジュールとのインタフェースが可能。
Lancelot VGA IP Design Kit
Microtronix 社
ドータカード
24 ビット RAMDAC、VGA コネクタ、ステレオ・オーディオ・コネクタ、および PS/2 コネクタ 2
個を備えたスモール・ハードウェア・ボードを提供。
Compact Flash Expansion Kit
Microtronix 社
ドータカード
Microtronix 製品スタータ・キット開発ボード・システムにコンパクト・フラッシュ・カードを追
加できる安価なモジュール。
84 アルテラ製品カタログ
•
2015
軟性を提供。
•
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
Stratix IV E FPGA
開発キット
アルテラ
Stratix III E FPGA
開発キット
アルテラ
ASIC プロトタイピング
ProcSoC3-4S system
GiDEL 社
ProcE
GiDEL 社
デバイス
説明
Stratix IV E
EP4SE530
高性能 Stratix IV FPGA の利点を活かす迅速なデザインを実現する開発ボードは、オンボー
ド・スイッチおよびインジケータ、2 ライン LCD および 128x64 ピクセル画像ディスプレイ
に接続する汎用 I/O を提供。ボードには、不揮発性および揮発性メモリ
（64M バイト・フラッ
シュ、4M バイト疑似 SRAM、36M ビット QDR II SRAM、128M バイト DDR2 DIMM、および
16M バイト DDR2 デバイス）、HSMC、および 10/100/1000 イーサネット・インタフェースを搭
載。キットには、Quartus II 開発ソフトウェアおよびボードをすぐに使用するために必要な
すべてのケーブルが同梱。キットには、Quartus II 開発ソフトウェアおよびボードをすぐに
使用するために必要なすべてのケーブルが同梱。
Stratix III
EP3SL150
高性能 Stratix IV FPGA の利点を活かす迅速なデザインを実現する開発ボードは、オンボー
ド・スイッチおよびインジケータ、2 ライン LCD および 128x64 ピクセル画像ディスプレイ
に接続する汎用 I/O を提供。ボードには、不揮発性および揮発性メモリ
（64M バイト・フラッ
シュ、4M バイト疑似 SRAM、36M ビット QDR II SRAM、128M バイト DDR2 DIMM、および
16M バイト DDR2 デバイス）、HSMC、および 10/100/1000 イーサネット・インタフェースを搭
載。キットには、Quartus II 開発ソフトウェアおよびボードをすぐに使用するために必要な
すべてのケーブルが同梱。キットには、Quartus II 開発ソフトウェアおよびボードをすぐに
使用するために必要なすべてのケーブルが同梱。
Stratix IV
EP4SE820F43C3
インタコネクトされた複数の FPGA モジュールの拡張性を提供し、600 万から 3 億 6,000 万の
等価 ASIC ゲートの SoC デザインの検証が可能。各 ProcSoC モジュールはそれ自体がモジュ
ラーでスケーラブルな SoC 検証システム。高速 GbE 接続を GiDEL 社の開発ツールと組み合
わせることで、SoC / ASIC デザインに接続しているリモート・サーバを介してターゲット・ソフト
ウェアまたは回帰スイートの実行が可能。ハードウェア-ソフトウェア統合および協調検証で
許容される実際のシステム速度付近でリモート動作を処理。ProcSoC3 および ProcSoC10 のシ
ャーシ・コンフィギュレーションが可能で、PROC12M ボードはそれぞれ最大 3 個、10 個をサ
ポート。システムごとにシングル SoC をプロトタイプ可能、
または複数のデザインを分割して
パラレルにプロトタイプ可能。ProcSoC に特有の相互接続性トポロジにより、大規模なシステ
ムであっても任意の FPGA を他の FPGA に直接接続可能。
Stratix IV, III
EP4S820E
EP3S340L
高速データ収集、
アルゴリズム・アクセラレーション、IP 検証、小規模 SoC の検証に理想的な
アルテラ・ベースの PCIe x4 プラットフォーム。
メモリ構造（8.5 Gb 超）が 5 レベルあり、最大で
内部メモリでは 4,693 Gbps、DRAM では 12 Gbps のスループットを維持。
Single-FPGA (Tile)
Prototyping Solution
Polaris Design Systems 社
Stratix IV
最大 1,500 万ゲート相当のデザインを実装可能なシングル FPGA プロトタイピング・ボード。
6 個の Stratix IV FPGA および 18 M ビットの SRAM を搭載。ラックにマウント可能なシステ
ムに搭載して、またはスタンドアロン・ユニットとして使用可能。
Multi-FPGA (Logic)
Prototyping Solution
Polaris Design Systems 社
Stratix IV
最大 3,000 万ゲート相当のデザインを実装可能なマルチ FPGA プロトタイピング・ボード。
3 個の Stratix IV FPGA、SRAM、2G バイト（8G バイトまで拡張可能）の DDR3 SDRAM を搭載。
ラックマウント可能なシステムに搭載して、またはスタンドアロン・ユニットとして使用可能。
Stratix IV
EP4SE820F43CxN
EP4SE530F43CxN
SoC ロジックおよびメモリ・デザインのプロトタイピングのための完全なロジック・エミュ
レーション・システム。スタンドアロン動作のほか、USB インタフェース経由でホストする
ことも可能。Stratix IV 4SE820 FPGA 2 個で構成したシングル・システムで、最大 1,300 万ゲー
トをエミュレート可能。すべての FPGA リソースをターゲット・アプリケーションに利用可能。
各 FPGA 位置ですべての対応スピード・グレードを使用可能。
DN7406k10PCIe-8T
The Dini Group 社
Stratix IV
EP4SE820F43CxN
EP4SE530F43CxN
SoC ロジックおよびメモリ・デザインのプロトタイピングのための完全なロジック・プロト
タイピング・システム。8 レーン PCI Express Gen1 バスでホスト。あるいはスタンドアロンと
して使用し、USB または CompactFlash 経由でコンフィギュレーションすることも可能。ア
ルテラ Stratix IV EP4SE820 FPGA 6 個で構成したシングル・ボードで、最大 3,100 万ゲート
をエミュレート可能。すべての FPGA リソースをアプリケーションに利用可能。すべての
FPGA リソースをアプリケーションに利用可能なほか、スピード・グレードを自由に組み合
わせて使用することも可能。
DN7020k10
The Dini Group 社
Stratix III
Stratix IV
ASIC および IP の設計用に、最大 20 個の Stratix III または Stratix IV デバイスを使用したロ
ジックおよびメモリ・デザインのプロトタイプを作成するための完全なロジック・プロトタ
イピング・システム。
DN7006K10PCIe-8T
The Dini Group 社
Stratix III
Stratix IV
ASIC および IP の設計用に、最大 6 個の Stratix III または Stratix IV デバイスを使用したロジッ
クおよびメモリ・デザインのプロトタイプを作成するための完全なロジック・プロトタイピ
ング・システム。専用 PCI Express インタフェース付き。
DN7002k10MEG
The Dini Group 社
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 85
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
デバイス
Arria 10
Arria 10 FPGA 開発キット
アルテラ
Arria 10 FPGA シグナル･
インテグリティ･キット
アルテラ
MAX 10 FPGA 開発キット
MAX 10 FPGA 評価キット
アルテラ
Arria 10
MAX 10
産業機器や自動車などの多くの市場とアプリケーションに向けて、包括的な汎用開発
プラットフォームを提供するフル機能の開発キット。10M50DAF484C6G デバイス、DDR3
メモリ、2X 1GbE、高速メザニン・カード（HSMC）コネクタ、4 線式シリアル・ペリフェラル・
インタフェース (SPI) フラッシュ・メモリ、16ビットのデジタル-アナログ・コンバータ
（DAC）、および 2X PMOD ヘッダーを提供。
MAX 10
10M08 評価ボードは、MAX 10 FPGA デザインを高いコスト効果で開始できる評価ボー
ド。Arduino ヘッダー・ソケットを搭載し、各種ドータ・カードの接続が可能。10M08SAE144C8G デバイス、Arduino シールド拡張、80 個の I/O スルーホールと、
プロトタイプ領
域を提供。
Stratix V FPGA デザインを使用してアーキテクチャ開発やシステム・デザインを開始す
るのに必要なハードウェアとソフトウェアの両方を含む完全なシステム・デザイン環
Stratix V
境。PCIe ベースのフォーム・ファクタに x16 エッジ・コネクタを搭載し、DDR3、QDR
2x 5SGXEA7N2F45C2N II+、およびシリアル・メモリに対する広いメモリ帯域幅を提供。FMC および HMSC を
介して各種高速プロトコルにアクセス可能。
Stratix V アドバンスト・
システム開発キット
アルテラ
Cyclone V GT FPGA 開発キット
アルテラ
Cyclone V E FPGA 開発キット
アルテラ
86 アルテラ製品カタログ
•
2015
Arria 10 GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストの
ためのフル機能を備えたハードウェア開発プラットフォームを提供。PCIe x8 フォーム・
ファクタ、拡張用 FMC コネクタ 2 個、イーサネット、USB、および SDI インタフェースを搭
載。DRAMとおよびSRAMドータカード接続用コネクタが付属。DDR4 X72 SDRAM、DDR3
X72 SDRAM、RLDRAM3 x36、およびQDR IV x36 SRAMのドーターカード・フォーマットをサ
ポート。さらに、
トランシーバの出力、
クロック出力、
クロック入力用に SMA コネクタを
装備。いくつかのプログラマブル・オシレータと共にその他のユーザー・インタフェース
として、ユーザー・プッシュボタン、DIP スイッチ、2 色のユーザー LED、LCD ディスプレイ、
電力および温度測定回路も装備。
トランシーバ・シグナル・インテグリティとデバイス相互接続性の厳密な評価が可能。
ッジ・ローンチ・コネクタに配線される全二重 28 Gbps トランシーバ・チャネル 5 本、14
Gbps バックプレーン・コネクタ 1 個（Amphenol）、および 10 本の Samtec Bullseye コネク
タ付12.5 Gbps 全二重トランシーバ・チャネルを搭載。
プログラマブル・クロック・オシレ
ータ、ユーザー・プッシュ・ボタン、デュアル・インライン・パッケージ (DIP) スイッチ、ユー
ザー LED、7 セグメント LCD ディスプレイ、消費電力と温度の測定回路、イーサネット、エ
ンベデッド USB-Blaster™ II、および JTAG インタフェースも付属。
汎用
アルテラ
説明
•
Cyclone V GT
5CGTFD9E5F35C7N
Cyclone V GT FPGA または Cyclone V GX FPGA のアプリケーションのプロトタイプで使
用。低コスト・低消費電力のシステム・レベル・デザインを開発する迅速で簡単な方法
を提供。FPGA プロトタイピング、FPGA 消費電力測定、最大 5 Gbps までのトランシーバ
I/O パフォーマンス、PCIe Gen2 x4（5 Gbps / レーン）、エンドポイントまたはルートポー
ト・サポート、
フルストップなどのさまざまな機能をサポート。
Cyclone V E
5CEFA7F31C7N
産業、ネットワーキング、防衛、医療を含む多くのマーケットとアプリケーションに対応
する包括的な汎用開発プラットフォームを提供。DDR3 および LPDDR2 メモリの複数の
バンク、LCD キャラクタ・ディスプレイ、LED、ユーザー・スイッチ、USB、RJ-45 コネクタを含
む多くのオンボード・リソースを装備。産業機器の設計において、産業用イーサネット
IP コアとのリアルタイム・イーサネット通信を実装できる、
より高い柔軟性を提供。
www.altera.co.jp 開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
MAX V CPLD 開発キット
アルテラ
Cyclone III FPGA スタータ・キット1
アルテラ
Cyclone III LS FPGA 開発キット
アルテラ
BeMicro MAX 10 FPGA
汎用（続き）
説明
MAX V 5M570Z
低コスト、低消費電力の CPLD デザイン開発をすぐに開始するための低コストのハード
ウェア・プラットフォーム。スタンドアロンのボードとしてあるいはサードパーティから
提供される各種ドータカードと組み合わせて使用可能。
Cyclone III
EP3C25N
1M バイト SSRAM、16M バイト DDR SDRAM、16M バイト・パラレル・フラッシュ、USB
を介したコンフィギュレーション、ユーザー・プッシュボタン 4 個、ユーザー LED 4 個、
消費電力測定回路。リファレンス・デザインを含むドキュメンテーション 「
: 1 時間で設
計する FPGA デザイン」
、
「Cyclone III FPGA の消費電力測定 」、および「初めて設計する
Nios II」
。このキットは、Quartus II 開発ソフトウェア・ウェブ・エディション、Nios II プロ
セッサおよび開発環境、およびアルテラの IP ライブラリも含む。
Cyclone III LS
EP3CLS200F780C7N
高集積度・低消費電力の Cyclone III LS FPGA に、シリコン、ソフトウェア、および IP
レベルで実装された完全なセキュリティ機能群を組み合わせた開発キット。セキュリ
ティ機能は、IP の改ざん、リバース・エンジニアリング、および偽造を防止するパッ
シブ / アクティブ保護を提供。20 万 LE ながらスタティック消費電力が 0.25 W 未満の
EP3CLS200 FPGA を使用。
MAX 10
Arrow BeMicro MAX10 FPGA 評価キットは、10M08DAF484C8G デバイス、8MB SDRAM、2X
PMOD ヘッダー、および 2X 40 ピン・プロトタイプ・ヘッダーが搭載されるエントリー・キ
ット。
MAX 10
マクニカ MAX 10 FPGA 評価キットは Mpression Odyssey スマートフォン・アプリを使用して
Bluetooth 経由で FPGA デザインを接続し、操作が可能。
このキットには 10M08U169C8G デ
バイス、SDRAM、Arduino のシールド拡張機能、および Bluetooth SMART 接続モジュールが
付属。
Cyclone IV E
EP4CE115
Cyclone IV E EP4CE115 FPGA を搭載した、DE2 教育用開発ボード・シリーズの 1 つ。低コ
スト、低消費電力の最適なバランスを実現し、豊富なロジック、メモリ、および DSP
機能に加え、GbE をはじめとする主要プロトコルをサポートしたインタフェースを装備。
また、HSMC コネクタを搭載し、HSMC ドータカードとケーブルによる追加の機能およ
び接続をサポート。
Video Development Kit
Bitec 社
Cyclone III FPGA
このキットは、Cyclone III EP3C120 開発キットおよび HSMC ビデオ・インタフェース・カー
ド 2 個と IP コアおよびリファレンス・デザインを同梱。デジタルおよびアナログ高解
像度両方を含む、多様なビデオ・インタフェース規格を提供。
ViClaro III HD Video Enhancement
Development Platform
Microtronix 社
Cyclone III FPGA
100/120 Hz HDTV をサポートするビデオ拡張プラットフォーム。1080p 帯域幅対応、32 ビッ
ト DDR2 SDRAM メモリ、HDMI トランスミッタ、アナログ / HDMI レシーバ、およびデュ
アル LVDS リンク。
Cyclone III
EP3C16F484C6N
デジタル・ロジックおよび FPGA の学習に不可欠なすべてのツールを提供。15,408 LE
を備えたアルテラの Cyclone III EP3C16 FPGA デバイスを搭載。346 のユーザー I/O ピン
を備え、豊富な機能を搭載。ソフトウェア、リファレンス・デザイン、およびアクセサ
リが付属し、高機能なデジタル・システムの開発のほか、大学 / 専門学校の上級課程
にも最適。
Cyclone III
EP3C25F256C8
アルテラの Cyclone III FPGA を搭載し、ほぼすべての種類のエンベデッド・デザインに
余裕で対応可能。一連の SLS IP コア、ドライバ、およびアプリケーション・ソフトウェ
アが付属し、優れた柔軟性を提供。完全なパッケージとして提供されるため、リスク
を抑えながら、非常に低コストで、業界をリードするコアを素早く容易に実装可能。
評価 キット
Arrow 社
Mpression Odyssey MAX 10
FPGA IoT 評価 キット
Macnica 社
DE2-115 Development and
Education Board
Terasic Technologies 社
DE0 Development Board
Terasic Technologies 社
CoreCommander
Development Kit
System Level Solutions 社
1
デバイス
RoHS 対応
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 87
開 発 キ ット
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
デバイス
説明
Cyclone II
EP2C35
アルテラの Stratix II FPGA ベースのプラットフォーム。市場投入までの時間を大幅に改
善。ボード、PCI ドライバ、
アプリケーション・ドライバ・レイヤのデザイン、ボード制約の
定義、
メモリ・コントローラのデザイン、環境 FPGA コードの書き込みが不要。設計者が
独自の価値を付加したデザインに焦点を当てられるようサポート。革新的な ProcMultiPort™ メモリ・コントローラと組み合わせることで、生成される HDL コードによって大規
模なメモリに対する高速で容易なパラレル・アクセスが実現。
DE1 Development Board
Terasic Technologies 社
Cyclone II
EP2C20 FPGA
DE2 ボードの小型版。デジタル・ロジックおよび FPGA の学習に有用。アルテラの
Cyclone II EP2C20 FPGA を使用して大学 / 専門学校での実験用に設計。そのため、デ
ジタル・ロジックおよびコンピュータ構成に関する課程での幅広い実習に最適。
DE2 Development Board
Terasic Technologies 社
Cyclone II
EP2C35 FPGA
教授の設計による教授のためのボード。デジタル・ロジックおよび FPGA の教材とし
て最適。アルテラの Cyclone II EP2C35 FPGA を使用して、大学 / 専門学校での実験用
に設計。そのため、デジタル・ロジックおよびコンピュータ構成に関する課程での幅
広い実習に最適。
DE2-70 Digital Camera and
Multimedia Development
Platform
Terasic Technologies 社
Cyclone II
EP2C70F896C6N
アルテラの DE2 ボードに大規模 FPGA および大容量メモリを搭載した拡張版。デジタ
ル・ロジックおよび FPGA の教材として好適。アルテラの Cyclone II EP2C70 FPGA を使
用して、大学 / 専門学校での実験用に設計。
MAX II/MAX IIZ
Development Kit
System Level Solutions 社
MAX II
EPM240
EPM240Z
アルテラの MAX II/MAX IIZ デバイスをベースにした単純なローエンド・システムのデ
ザインおよび開発用のハードウェア・プラットフォーム。240 LE および 8,192 ビット
のユーザー・フラッシュ・メモリ（UFM）を搭載した MAX II/MAX IIZ EPM240T100Cx/
EPM240ZM100Cx デバイスを装 備。さらに、570 LE、8,192 ビット UFM を搭載した
EPM570T100Cx デバイスへのバーティカル・マイグレーションもサポート。
MAX II CPLD
EPM2210F324C3
アルテラの MAX II 最大の CPLD およびオンボード USB-Blaster ケーブルを搭載した、
CPLD デザイン向けの開発およびエデュケーション・ボード。ソース・コード付きリファ
レンス・デザインも付属。
HSMC Prototyping Board
Bitec 社
ドータカード
回路をプロトタイピングし、アルテラの最新 FPGA 開発キットと共にテストするための
ソリューション。標準の 0.1” ピッチ・ヘッダのフットプリントを介してすべての HSMC
信号にアクセス可能。HSMC 電源ピンには、安全性向上のためにヒューズを介してア
クセス。メイン・プロトタイプ・マトリックスは、+3.3V と GND アクセス・ポイントが
交互配置された 0.1” グリッドで構成。一般的な 25 ピン / 9 ピン D 型コネクタ用のフッ
トプリントをボード上に用意。
HSMC DVI Input/Output Module
Bitec 社
ドータカード
FPGA プロジェクトをリアル・ワールド DVI 信号にインタフェース可能な HSMC インタ
フェース対応 DVI トランスミッタ / レシーバ・モジュール。
SC DVI Input Module
Bitec 社
ドータカード
FPGA プロジェクトをリアル・ワールド DVI 信号にインタフェース可能な Santa Cruz イ
ンタフェース対応 DVI モジュール。
汎用（続き）
ProcPAK II
GiDEL 社
MAX II Micro
Terasic Technologies 社
88 アルテラ製品カタログ
•
2015
•
www.altera.co.jp 開 発 キ ット
汎用（続き）
アルテラおよびパートナー各社の開発キット
製品名およびベンダー
デバイス
説明
SC DVI Output Module
Bitec 社
ドータカード
デジタル・クラリティ機能を備えた高解像度ディスプレイをドライブ可能な Santa Cruz
インタフェース対応 DVI モジュール。
SC Camera
Bitec 社
ドータカード
選択可能なフレーム・レートおよび分解能を備えた 5.2 メガピクセル・カメラ・ドー
タカード。
SC Proto
Bitec 社
ドータカード
中継コネクタによる便利な電源およびグランドへのアクセス・ポイントを備えた Santa
Cruz インタフェース対応プロトタイピング・ボード。
TRDB_DC2 1.3 Megapixel
Camera Module
Terasic Technologies 社
ドータカード
Verilog HDL ソース・コード付きの完全なデジタル・カメラ・リファレンス・デザイン、デ
モ動画付きユーザー・マニュアルで構成。露出、光コントロール、およびモーション・
キャプチャをサポート。
TRDB_LCM Digital Panel
Daughtercard
Terasic Technologies 社
ドータカード
3.6” デジタル・パネル開発キット。Verilog HDL ソース・コード付きリファレンス・デザ
イン（TV プレイヤおよびカラー・パターン・ジェネレータ）が付属。
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 89
開 発 キ ット
SoCシステム・オン・モジュール
SOM システム・オン・モジュール (SOM)　は、
プロトタイプや初期のシステム生産に最適な小型サイズであり、
ソフトウェア・ソリューション
ソフトウェアの立ち上げ等に時間を割く必要がなく、開発する IP、
アルゴ
を含めて提供します。SOM を使用することで、電気的なシステムや、
リズム、そしてヒューマン / メカニカル・インタフェースの開発に集中することができます。場合によっては、実際のプロダクション・システム
の開発に利用することも可能です。
以下に示すアルテラ SoC ベースの SOM は、
アルテラの各パートナーから入手可能です。
パートナー
SOM
アルテラSoC
メイン・メモリ*
Borax SoC Module
Cyclone V SoC
最大 1 GB DDR3 SDRAM
SA-Cy500
Cyclone V SoC
512 MB DDR3 SDRAM
ArmFrog-BLUE
[ BS020045-000000-00 ]
Cyclone V SoC
1GB DDR3 SDRAM (ECC
サポート)
MitySOM-5CSX
Cyclone V SoC
最大 2GB DDR3
(ECC サポート)
MCV
Cyclone V SoC
1GB DDR3 SDRAM
uS02 microSOM™
Cyclone V SoC
1GB DDR3 SDRAM
iWave Systems
Qseven Module
Cyclone V SoC
512MB DDR3 SDRAM
(ECC サポート)
NovTech
NOVSOM™CV
Cyclone V SoC
最大 2GB DDR3 SDRAM
(ECC サポート)
Shiratech
Spark-100
Cyclone V SoC
1GB ～ 4GB
(ECC サポート)
マクニカ
アルファ
プロジェクト
ビートシステム
サービス
Critical Link
DENX Computer
Systems
EXOR
International
モジュール・イメージ
* プロセッサのメイン・メモリのみの表記です。FPGA用、フラッシュ・メモリ、eMMC、microSD、SD/MMC、および EEPROM メモリに関しては、SOM を提供する
各ベンダーにお問い合わせください。
アルテラの SoC システム・オン・モジュールについての詳細は 、www.altera.co.jp/soms をご覧ください。
90 アルテラ製品カタログ
•
2015
•
www.altera.co.jp トレ ー ニ ング
FPGA マスター養成講座
www.altera.co.jp/training
FPGA マスター養成講座では、お客様の製品の早期市場参入および最適なデザイン結果を実現するために必要な知識を提供してい
ます。クラスを受講することで、高性能、実装面積の小さいデザインの迅速な生産のためのスキルを習得できます。日程、開催場所、
内容、対象者等の詳細は、www.altera.co.jp/training をご覧ください。
FPGA マスター養成講座一覧
コース・カテゴリー
概要
コース・タイトル
･ Quartus II パーフェクト・コース I
ソフトウェア
Quartus II 開発ソフトウェアの基礎および拡張機能の使
用方法を学び、デザイン・エントリ、コンパイル、プ
ログラミング、検証、および最適化のスキルを習得し
ます。
組込みシステム
高速 I/O インタフェース
アルテラ FPGA にソフトコアのエンベデッド・プロセッ
サを組み込む方法を学習します。
外部メモリへのインタフェースの実装方法について学
習します。
･ Quartus II パーフェクト・コース II：タイミング解析
･ Quartus II パーフェクト・コース II：デバッグと解析ツール
･ Quartus II パーフェクト・コース II：デザイン最適化
･ 組込みシステム：Nios II ＆ Qsys 基礎編
･ ARM ベース SoC ハードウェア開発
･ ARM ベース SoC ソフトウェア開発
･ アルテラ FPGA を使った、外部メモリとのインタフェース
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 91
トレ ー ニ ング
オンライン・トレーニング
www.altera.co.jp/training
オンラインのトレーニング・クラスでは、記述言語、ソフトウェア、デバイス、エンベデッド・システム、アプリケーション、
ハイスピード設計、およびスクリプトなどのカテゴリに基づいたさまざまな機能およびデザイン手法の概要を提供しています。
すべてのトレーニングは無料で受講できます。トレーニングの詳細は、www.altera.co.jp/training をご参照ください。
日本語版オンライン・トレーニング・コース一覧
コース・カテゴリー
ビギナー
ソフトウェア
組込みシステム
高速 I/O インタフェース
OpenCL
92 アルテラ製品カタログ
•
コース・タイトル
言語
アルテラ・サイトご利用ガイド（Read Me First）
日本語
プログラマブル・ロジックの基礎知識
日本語
はじめての FPGA 設計
日本語
Quartus II 開発ソフトウェア 基礎編：スタートガイド
日本語
VHDL 基礎編
日本語
Verilog HDL 基礎編
日本語
Quartus II 開発ソフトウェア 基礎編：スタートガイド
日本語
Quartus II 開発ソフトウェア・バージョン 12.1 の新機能
日本語
ModelSim 概要
日本語
タイミング収束のためのベストプラクティス
日本語
Quartus II Tcl スクリプトの基礎 前編
日本語
TimeQuest タイミング・アナライザ
日本語
Quartus II による SystemVerilog のサポート
日本語
アルテラ FPGA デバイスの I/O システム・デザイン
日本語
Quartus II インクリメンタル・コンパイル入門
日本語
Quartus II インクリメンタル・コンパイルによるチームベースのデザイン・フロー
日本語
SignalTap II ロジック・アナライザ
日本語
SoC ハードウェア概要　パート 1
日本語
SoC ハードウェア概要　パート 2
日本語
ARM ベース SoC 向けハードウェア・デザイン・フロー
日本語
ARM ベース SoC 向けソフトウェア・デザイン・フロー
日本語
Nios II & Qsys（システム統合ツール）基礎編
日本語
Qsys 基礎編
日本語
Nios II ＆ SOPC Builder 基礎編
日本語
Nios II プロセッサ ソフトウェア開発：デザイン・ツール概要
日本語
Nios II Software Tools for Eclipse：導入編
日本語
Nios II プロセッサソフトウェア開発：HAL
日本語
Avalon および AXI インタフェースを使用したカスタム・コンポーネント開発
日本語
トランシーバ・ベーシック
日本語
アルテラ・トランシーバ搭載デバイスで実現する PCI Express
日本語
OpenCL による並列コンピューティング：入門編
日本語
アルテラ FPGA 向け OpenCL 実行方法
日本語
アルテラ FPGA 向け OpenCL プログラム記述方法
日本語
2015
•
www.altera.co.jp トレ ー ニ ング
オンライン・トレーニング
英語版のオンライン・トレーニングも無料で受講可能です。英語版トレーニングの詳細はwww.altera.co.jp/training をご参照ください。
英語版オンライン・トレーニング一覧
Altera Free Online Training Courses (Courses Are Approximately One Hour in Length)
Course Category
Getting started
Course Titles
Languages
Read Me First!
English, Chinese,
and Japanese
Basics of Programmable Logic
English, Chinese,
and Japanese
How to Begin a Simple FPGA Design
English, Chinese,
and Japanese
VHDL Basics
English, Chinese,
and Japanese
Verilog HDL Basics
English, Chinese,
and Japanese
SystemVerilog with the Quartus II Software
English, Chinese, and
Japanese
Best HDL Design Practices for Timing Closure
English, Chinese,
and Japanese
Using the Quartus II Software: An Introduction
English, Chinese,
and Japanese
The Quartus II Software Interactive Tutorial
English only
The Quartus II Software Design Series: Foundation
(note: this training is similar to the instructor-led course of the same name)
English, Chinese, and
Japanese
What’s New in the Quartus II Software
English and Japanese
Setting Up Floating Licenses
English only
Synplify Pro Tips and Tricks
English only
Synplify Synthesis Techniques with the Quartus II Software
English only
Using Quartus II Software: Schematic Design
English and Chinese
Introduction to Incremental Compilation
English, Chinese,
and Japanese
I/O System Design
English, Chinese,
and Japanese
Advanced I/O System Design
English and Chinese
Managing Metastability with the Quartus II Software
English only
Partial Reconfiguration
English only
Overview of Mentor Graphics ModelSim Software
English and Japanese
SignalTap II Embedded Logic Analyzer: Getting Started
English, Chinese, and
Japanese
Using Quartus II Software: Chip Planner
English only
Debugging and Communicating with an FPGA Using the Virtual
JTAG Megafunction
English only
System Console
English and Chinese
Debugging JTAG Chain Integrity
English only
Power Analysis and Optimization
English and Chinese
Resource Optimization
English and Chinese
Design languages
Software overview
and design entry
Verification
and debugging
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 93
トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately One Hour in Length)
Course Category
Timing analysis
and closure
Memory interfaces
Connectivity design
System design
94 アルテラ製品カタログ
Course Titles
Languages
TimeQuest Timing Analyzer
English, Chinese,
and Japanese
Timing Closure Using Quartus II Advisors and Design Space Explorer
English and Chinese
Timing Closure Using Quartus II Physical Synthesis Optimizations
English and Chinese
Timing Closure Using TimeQuest Custom Reporting
English only
Design Evaluation for Timing Closure
English and Chinese
Good High-Speed Design Practices
English only
Constraining Source Synchronous Interfaces
English and Chinese
Constraining Double Data Rate Source Synchronous Interfaces
English and Chinese
Using High-Performance Memory Interfaces in Altera FPGAs
English and Chinese
Integrating Memory Interfaces IP in Generation 10 Devices
English only
Introduction to Memory Interfaces IP in Generation 10 Devices
English only
On-Chip Debugging of Memory Interfaces IP in Generation 10 Devices
English only
Verifying Memory Interfaces IP in Generation 10 Devices
English only
Transceiver Basics
English, Chinese,
and Japanese
Transceiver Toolkit
English only
Transceiver Reconfiguration in Altera 28 nm Devices
English only
Decision Feedback Equalization and Adaptive Equalization in Stratix IV GX/GT Devices
English only
Advanced Signal Conditioning for Stratix IV and Stratix V Receivers
English only
Getting Started with Altera’s 28 nm PCI Express Solutions
English only
Getting Started with Altera’s 40 nm PCI Express Solutions
English and Japanese
Custom Protocol Design in Altera 28 nm Devices
English and Chinese
Introduction to Altera’s 10/100/1000 Mb Ethernet Solutions
English and Chinese
Introduction to Altera’s 10 Gb Ethernet Solutions
English only
High-Speed Serial Protocol Design with Altera Transceiver Devices
English and Chinese
Dynamic Reconfiguration in Altera Transceiver Devices
English and Chinese
Transceiver Toolkit
English and Chinese
Introduction to Qsys
English and Japanese
Advanced System Design Using Qsys
English only
Custom IP Development Using Avalon and AXI Interfaces
English, Chinese,
and Japanese
Designing with DSP Builder Advanced Blockset: An Overview
English and Chinese
DSP Builder Standard Blockset: An Overview
English only
Variable-Precision DSP Blocks in Altera 28 nm FPGAs
English only
Viterbi Decoder
English only
High-Performance Floating-Point Processing with FPGAs
English only
Building Video Systems
English and Chinese
•
2015
•
www.altera.co.jp トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately One Hour in Length)
Course Category
System design
(continued)
OpenCL
Embedded
system design
Device-specific
training
Scripting
Course Titles
Languages
Implementing Video Systems
English only
Creating Reusable Design Blocks
English only
Using Cascaded-Integrator-Comb Filter in Multirate Digital Systems
English only
FIR Compiler II
English only
Avalon Verification Suite
English and Chinese
Introduction to Parallel Computing with OpenCL
English, Japanese, and
Chinese
Writing OpenCL Programs for Altera FPGAs
English, Japanese, and
Chinese
Running OpenCL on Altera FPGAs
English, Japanese, and
Chinese
OpenCL: Single-threaded vs. Multi-threaded Kernels
English only
Building Custom Platforms for Altera SDK for OpenCL
English only
Designing with the Nios II Processor and Qsys - Day 1
Japanese only
Developing Software for the Nios II Processor: Tools Overview
English and Chinese
Developing Software for the Nios II Processor: Design Flow
English and Chinese
SoC Hardware Overview - (Part 1)
English, Japanese, and
Chinese
SoC Hardware Overview - (Part 2)
English, Japanese, and
Chinese
Hardware Design Flow for an ARM-Based SoC
English, Chinese, and
Japanese
Software Design Flow for an ARM-Based SoC
English, Chinese,
and Japanese
Using the Nios II Processor
English, Chinese,
and Japanese
Developing Software for the Nios II Processor:
Nios II Software Build Tools for Eclipse
English and Japanese
Nios II Software Build Tools for Eclipse and BSP Editor
(Quartus II Software 10.0 Update)
English only
Developing Software for the Nios II Processor: HAL Primer
English, Chinese,
and Japanese
Nios II Floating-Point Custom Instructions
English and Chinese
Developing Software for the Nios II Processor: MMU and MPU
English and Chinese
Lauterbach Debug Tools
English only
Introduction to Graphics
English only
Power Distribution Network Design for Stratix III and Stratix IV FPGAs
English and Chinese
Power Distribution Network Design Using Altera PDN Design Tools
English only
Configuring Altera FPGAs
English and Chinese
Command-Line Scripting
English only
Introduction to Tcl
English and Chinese
Quartus II Software Tcl Scripting
English, Chinese, and
Japanese
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 95
用語集
用語集
アルテラ・デバイスによるデザイン開発で使用される用語を、以下に解説します。
用語
定義
いくつかのアルテラ・デバイスで使用されているロジック・ビルディング・ブロックで、ロジックを効
アダプティブ・ロジック・モジュール
率的に使用しながら高度な機能を提供します。各 ALM には、2 つの組み合わせアダプティブ LUT
（ALM）
（ALUT）間で分割できる多様な LUT ベースのリソースが含まれています。
業界標準のプロトコルによる FPGA のコンフィギュレーションを実現します。現在は PCI Express
（PCIe）
プロトコルをサポートします。
CvP（Configuration via Protocol）
Embedded hard IP Block
最大 1,400 万 ASIC ゲート、あるいは最大 119 万ロジック・エレメント相当のロジックを提供し、標準
的な機能またはロジックを多用するアプリケーションのハードウェア化を可能にするメタル・プロ
グラマブル・ハード IP ブロックです。
等価 LE 数
デバイス集積度は、4 入力ルックアップ・テーブルを基準として、相応する LE の総数で表されます。
フラクショナル PLL（fPLL）
外付けの電圧制御水晶発振器（VCXO）の削減や、追加のトランシーバ用クロック・ソースを提供し、
柔軟性の向上を実現するコア・ファブリック内のフェーズ・ロック・ループ（PLL）
です。
グローバル・クロックは、デバイス全体にわたるドライブが可能で、ALM、DSP ブロック、TriMatrix メ
モリ・ブロック、およびフェーズ・ロック・ループ（PLL）などの機能ブロックに対する低スキュー・クロ
グローバル・クロック・ネットワーク
ック・ソースとして機能します。
クロック・ネットワークの詳細は、
リージョナル・クロックとペリフェラ
ル・クロックの項目をご覧ください。
ハード・プロセッサ・システム（HPS）
アルテラ SoC 内にハード化されたプロセッサ・システムで、
デュアル・コア ARM Cortex-A9 MPCore
プロセッサ、豊富なペリフェラル群、およびマルチポート・メモリ・コントローラで構成されます。
ロジック・エレメント
（LE）
アルテラ・デバイスで使用されているロジック・ビルディング・ブロックで、4 入力ルックアップ・テー
ブル（LUT）、
プログラマブル・レジスタ、キャリー・チェインを備えています。詳細は、デバイス・ハン
ドブックをご覧ください。
マクロセル
LE と同様に、MAX シリーズ CPLD においての集積度の単位として使用されます。
メモリ・ロジック・アレイ・ブロック
（MLAB）
MLAB は兼用ブロックであり、
レギュラー・ロジック・アレイ・ブロックあるいはメモリ・ブロックとして
コンフィギュレーションが可能です。
On-chip termination
（OCT、チップ内終端）
ドライバ・インピーダンス・マッチングと直列終端をサポートすることで、外部レジスタを不要にし、
シグナル・インテグリティを向上させ、ボード・デザインを簡素化します。オンチップの直列および
並列、
または差動終端抵抗は、Quartus II ソフトウェアを使ってコンフィギュレーション可能です。
ペリフェラル・クロック
（PCLK）
ペリフェラル・クロック
（PCLK）は、デバイスの周辺からドライブされる個々のクロック・ネットワーク
の集合です。PCLK は、汎用配線の代わりに使用して、デバイスの内外に信号をドライブできます。
プラグ & プレイ・シグナル・
インテグリティ
アルテラのアダプティブ・ディスパージョン・エンジンとホット・ソケットから構成されるこの機能
は、バックプレーン・イコライザ設定を手動でリコンフィギュレーションすることなく、バックプレー
ン・カードの位置を即時に変更することができます。
プログラマブル・パワー・
テクノロジ
必要な性能を維持しながら、
自動的にロジック、DSP、およびメモリ・ブロックを最小の消費電力に
最適化します。
クリティカル・パスを含むロジック・ブロックのみ高性能モードで設定し、他のすべて
のブロックは低消費電力モードで設定できます。
リアルタイム・インシステム・
プログラミング（ISP）
この機能により、デバイスの動作中に MAX II デバイスをプログラムできます。デバイスのパワー・
サイクルが存在する場合、新規デザインのみが既存のデザインに置き換わります。そのため、
シス
テム全体の動作に影響を与えることなく、MAX II デバイスのインフィールド・アップデートを実行す
ることができます。
リージョナル・クロック
リージョナル・クロックは、デバイスの 1/4 をカバーし、デバイスの 1 つのエリア内に含まれるロジ
ックに対して、最小のクロック遅延とスキューを実現します。
SoC（System on a chip）
単一デバイス上に集積されたプロセッサ、ペリフェラル、およびカスタム・ハードウェアで構成され
るエンベデッド・システムです。
可変精度ブロック
サム・モードまたは独立モードで、9x9、27x27、18x36 などの可変精度の信号処理をネイティブ・サ
ポートする統合ブロックです。
96 アルテラ製品カタログ
•
2015
•
www.altera.co.jp ノ ート
アルテラ製品カタログ
•
2015
•
www.altera.co.jp 97
ノ ート
凡例
この「アルテラ製品カタログ Version 14.1」は、2015 年 1 月に編集された英語版の「Altera Product
Catalog Version 14.1」を底本に制作されています。
各製品の最新スペックは、アルテラのウェブ・サイトで公開されているハンドブックなどのオンライン
資料（www.altera.co.jp/literature）、または、アルテラ・プロダクト・セレクター（www.altera.co.jp/
selector）をご確認ください。
98 アルテラ製品カタログ
•
2015
•
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www.alteraforum.com
www.youtube.com/alteracorp
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TEL. 03-3340-9480　FAX. 03-3340-9487
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E-mail:japan@altera.com
Altera Corporation
101 Innovation Drive, San Jose, CA 95134 USA
www.altera.com
本資料に掲載されている内容は、製品の仕様の変更等により予告なく変更される可能性があります。最新の情報はアルテラ・ウェブサイトをご参照ください。
©2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera
Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective
holders as described at www.altera.com/legal. January 2015
SG-PRDCT-14.1/JP

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