- 近畿大学生物理工学部

社団法人電子情報通信学会
THE INSTITUTE OF ELECTRONICS,
INFORMATION AND COMMUNICATION ENGINEERS
信学技報
TECHNICAL REPORT OF IEICE
連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造と
スタティック CMOS 組み合わせ論理回路への適用
吉山貴典、秋濃俊郎
近畿大学生物理工学部電子システム情報工学科
〒649-6493 和歌山県那賀郡打田町西三谷 930
電話：0736-77-3888（内線 4231）
あらまし
電子メール：akino@info.waka.kindai.ac.jp
早いタイミング収束を達成するため、今井らが提案した FHM(Flexible Hardware Model)の概念[1,2]に基づき、スタテ
ィック CMOS 回路方式の組み合わせ論理セルに対して、連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構
造を提案する。最初に、0.35µm デザイン･ルールに基づき、VDD=3.3V の場合に、2 段論理の後段駆動インバータとして最小の
トランジスタ幅である n-MOSFET で構成するその駆動インバータで、基板バイアス|VSB|が共に 3.3V の時に、エネルギー（＝
消費電力×遅延時間）がほぼ最小であることを示す。次に、典型的な組み合わせ論理セルとして AO23（2 入力 AND が 3 並
列 OR）と全加算器を取り上げ、トランジスタ幅と配線 RC 及びファンアウト容量の 3 つの設計指標を独立変数としたフレキ
シブル・セルの遅延時間と消費電力及びエネルギーの高精度モデルを確立した。
キーワード
タイミング収束、組み合わせ論理セル、フレキシブル・セル
The Layout Architecture of Flexible Cells with Continuously Variable Drive Capabilities and
Its Application to Static CMOS Combinatorial Logic Circuits
Takanori Yoshiyama , Toshiro Akino
Department of Electronic System and Information Engineering,
School of Biology-Oriented Science and Technology,
Kinki University
930 Nishi-mitani, Uchita-cho, Naga-gun, Wakayama, 649-6493 Japan
Tel: +81-736-77-3888 (Ext. 4231) E-mail: akino@info.waka.kindai.ac.jp
Abstract
In order to achieve a quick timing closure, we propose the layout architecture of flexible cells for static CMOS combinatorial logic
circuits with continuously variable transistor widths, based on the concept of FHM (Flexible Hardware Model) proposed by M. Imai et al.
[1,2]. Using 0.35μm design rule, we show that the drive inverter with the minimum width of n-MOSFET as the 2nd stage drive inverter in
2 stage logic has the almost lowest energy (= power consumption×delay time) when both substrate biases |VSB| are 3.3V in the case of
VDD=3.3V. Taking AO23 (3-paralallel OR with 2-input AND) and full adder up as a typical combinatorial cell, we established the accurate
models of delay time, power consumption and energy for the two flexible cells to three independent design measures of transistor width,
interconnection RC, and fan-out capacitance.
Keyword
timing closure, combinatorial logic cell, flexible cell
１．はじめに
報を論理合成に戻して再推定処理を行っても、更に新たな別
1 億個を超えるトランジスタを集積するシステム・オン・
の場所でタイミング違反を起こす。このような過程を何度も
チップ(SoC)の時代を迎え、トップ・ダウン設計における上
繰り返して漸くタイミングを収束させている状況にある[3]。
流設計段階での配線長推定と、下流設計段階での配線レイア
このタイミング収束の問題解決と並んで、低消費電力で且
ウト結果が大きく喰い違って来ている。そのため、タイミン
つ高速な SoC 設計が望まれている。我々は、VSS (=0V) を印
グ条件が満たされず、設計工程で何度も戻りが生ずるという
加した p ウエルと、静的な基板バイアス［VDD’ (>VDD), VSS’
問題が起こっている。上流の論理合成段階では、最適な論理
(<VSS)］を印加して閾値電圧を高めた n’ウエル及び p’ウエル
の種類と段数を決め、同時に、レイアウトを最適化する下流
を使用し、計３種類のウエル上に回路を構成するドミノ
の物理合成段階で必要とされるワイア･ロード･モデル
CMOS 回路方式を提案して来た[4,5,6]。この基板バイアスに
(WLM)を出力する。問題となるのはこの WLM で、その情
よりサブスレッショルド電流が押えられ、スタティック消費
報を使って詳細なセルの配置配線を行う物理合成段階の結果
電力が減る。一方、VSS=0V の低い閾値電圧を持って論理機
は、ある部分ではタイミング条件を満たすが、別の部分で新
能を果す n-MOSFET（以降 nMOS と略称）は少しでも高速
たなタイミング違反を起こすことが多い。この新たな違反情
に動作させることが出来る。この回路方式を SSDCMOS
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(Statically Substrate-biased Domino CMOS) と呼んでいる。
難問であるタイミング収束の問題を解決するため、物理合
駆動インバータを構成するトランジスタ幅の比率を
nMOS:pMOS=1:3 として両者の電流能力をほぼ等しくした。
成結果である配線の RC やファンアウト容量に合わせて、こ
電源電圧を VDD=3.3V とし、基板バイアスを VSS’=0～－6.6V、
の SSDCMOS 方式の論理機能部や駆動インバータ部のトラ
VDD’=3.3～9.9V と 1.65V 刻みで変化させた。つまり VSB とし
ンジスタ幅を連続的に可変とする「スーパーセル」と名付け
て nMOS で 0～6.6V、pMOS で 0～－6.6V の範囲で考えたこ
た柔軟なレイアウト構造を提案して来た[7,8,9,10,11]。一方、
とに相当し、その全ての組み合わせに対して遅延時間、消費
同様にセル寸法を可変にした”SuperCell”の考えで、固定した
電力を求め、それらの積であるエネルギーを計算した。後段
タイミングで詳細な配置・配線を行うツールを提供する CAD
駆動インバータとして最小の nMOS トランジスタ幅を
ベンダーも現れている[12]。
Wn=10.5λに固定した。遅延時間は SSDCMOS 回路方式に合
本稿ではまず、今井正治らが提案した FHM (Flexible
わせて立ち上がりで求めた。
Hardware Model)の概念[1,2]に基づき、今までの「スーパー
ここでセルのレイアウトの改良を試みる。即ち、トランジ
セル」の考えをスタティック CMOS 回路方式の組み合わせ
スタ面積に対するトランジスタ幅 Wn の比率が良くなるよう
論理セルに拡張することを試みる。ここで、スタティック
にレイアウトを改良する。ここで、電圧源に直接繋がる pMOS
CMOS 回路の論理セルは二段で構成し、その二段目は駆動
プルアップ・トランジスタのレイアウトを図 1 に示した。ゲ
インバータとし、更に全ての論理は偶数段の組み合わせ回路
ート端子の位置を工夫することにより、面積比率が 5%から
とする[13]。言い換えれば、出力駆動インバータ付き二段単
8.1%と良くなった。ここで、2λ=0.35μm として、横幅ピッ
位のスタティック CMOS 組み合わせ論理セルに対して、連
チが w=24λとなり、これを基準とする。隣接する pMOS プ
続可変な駆動能力を実現し、従来の「スーパーセル」より『面
ルアップと VDD のソース端子を共有してトランジスタ面積
積当りのトランジスタ幅』を大きくするレイアウト構造に改
を小さくしている。更に、直列に接続するトランジスタのノ
良を行う。それをフレキシブル・セルと名付けて、どのよ
ードは、拡散の共有で面積を削減する。従来の SSDCMOS
うな駆動能力にも柔軟に対応出来るようにすることでタイミ
回路も図 1 のように今回のレイアウト改良を試みた。
ング収束の打開策とし、更に必要以上の駆動能力を出来るだ
け減らし低消費電力化を図る。
次に、0.35µm デザイン･ルールに基づき、最小のトランジ
スタ幅の nMOS で構成する後段駆動インバータで、基板バ
イアス VSB を印加してエネルギー（＝消費電力×遅延時間）
が最小となる条件を示す。更に、典型的な論理セル例として
AO23（2 入力 AND が 3 並列 OR）と全加算器を取り上げ、
0.35µm プロセスの実測データに合わせた BSIM3v3 モデル･
パラメータを使った回路シミュレーション実験を行う。即ち、
トランジスタ幅と配線 RC 及びファンアウト容量の三つの設
図 1. トランジスタ当りの面積比率
計指標を独立変数として、遅延時間、消費電力、エネルギー
33.5
ション実験で遅延時間、消費電力、エネルギーのモデルを導
き出す。5 で本研究の結論を纏める。
31.5
2．基板バイアス印加駆動インバータのエネルギー最小化
静的基板バイアスを印加して駆動インバータ回路のエネル
ギーが最小となる条件を回路シミュレーション実験で調べる。
ここでは、BSIM3v3 の MOSFET モデルに基づき、0.35μm
-4.95
6.6
33
エネルギー
32.5
(pJ)
32
3.3
ルである AO23、4 では全加算器に関して、回路シミュレー
4.95
おける最小エネルギー条件を調べる。3 では典型的な論理セ
基板電圧に対するエネルギー(Cf=8、L=3.5)
0
本稿では、2 で、静的基板バイアス印加駆動インバータに
1.65
の精密モデルを確立する。
0
pMOSのVSB
nMOSのVSB
図 2. 駆動インバータのエネルギー変化
プロセスの以下のような主なモデル･パラメータを使った。
nMOS：VTH0=0.593V,μ=550cm2/V･sec,K1=0.47V1/2,K2=0.057
2
1/2
次に、回路シミュレーション実験により、駆動インバータ
pMOS：VTH0=-0.895V,μ=220cm /V･sec,K1=0.45V ,K2=-0.03
遅延時間と消費電力の積であるエネルギーを図 2 に示した。
また負荷条件として、ファンアウトの単位容量負荷は
基板バイアス VSB が nMOS で 3.3～4.95V 、pMOS で 0～－3.3V
10.453fF、配線 RC 負荷は 1280μm を単位長さとしている。
の範囲で、エネルギーはほぼ最小で一定となっている。よっ
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て、nMOS は VSB=3.3V、pMOS は VSB=－3.3V を最小エネル
キシブル・セルを設計している[13]。これは、遅延時間 d を
ギーである標準基板バイアスと見なす。その時の閾値電圧は、
次式で近似する。
VTHn=1.06V、 VTHp=－1.44V に相当する。
d = g ⋅h+ p,
3．AO23 セルの遅延／消費電力／エネルギー・モデル
この式で、g はロジカル・エフォート、f はステージ・エ
ここでは典型的な論理セルとして AO23 セルを取り上げる。
f = g ⋅h,
h = C out C in
フォート、ｈはエレクトリカル・エフォート、p はパラシテ
それをフレキシブル化するセル内で nMOS の最小トランジ
ィック遅延をそれぞれ表している。Cin は入力容量で、Cout は
スタ幅を Wn、配線 RC 負荷容量を L、ファンアウト容量負
出力容量である。また本稿では、ステージ・エフォート g・
荷を Cf とし、これら３つを独立変数として、遅延時間／消
h を最適な 3.5 とした。図 3 における論理機能部の 1 個の直
費電力／エネルギーの精密モデル式を確立する。図 3 はスタ
列トランジスタを 1 とすると、ロジカル・エフォートは 2 直
ティック CMOS 回路方式の AO23 セルの回路図である。こ
列で 2 となる。Cin∝ゲート面積=33×2λ2 より f=3.5=(11／4)
れは前段の論理機能部と後段の駆動インバータ部で構成され、
×(Cout のゲート面積／(33×2))となり、Cout∝ゲート面積=42
回路図のトランジスタ幅は、Wn が最小トランジスタ幅に対
×2λ2 となる。このゲート面積が駆動インバータの入力容量
応するものである。
となり、42λを 3:1 に分けてトランジスタ幅を設計すると、
図 3 のように pMOS 幅が 31.5λ、nMOS 幅が 10.5λとなる。
AO23 セルをフレキシブル・セルとしたレイアウト概念図
を図 4 に示す。ここでは、各トランジスタの比率を一定にし
て縦積みに配置し、その時の配線 RC 負荷とファンアウト容
量負荷に応じて横方向にトランジスタ幅を連続可変とするも
のである。また nMOS 領域の高さは 88λ、pMOS 領域の高
さは 156λとなり、全体のセルの高さは 260λとなる。
スタティック CMOS 回路方式と SSDCMOS 回路方式の 2
方式における面積比較を行い、図 5 に示した。回路シミュレ
ーション実験により、3 つの独立変数を、Wn=6～21λ、L=0
～7(1280μm 単位)、Cf=4～12(10.453fF 単位)と変化させ、遅
延時間、消費電力と、それらの積であるエネルギーを求めた。
図 3. スタティック CMOS 回路方式の AO23 セル回路図
面積(μm2)
AO23セルの面積比較
スタティックCMOS
600
500
400
300
200
100
0
0
5
10
Wn(λ)
SSDCMOS
15
20
25
図 5. AO23 セルの面積比較
スタティック CMOS 回路方式に比べ、SSDCMOS 回路方
式は、論理機能部で pMOS を使わない分だけ、レイアウト
面積が小さくなる。
回路シミュレーション実験より、スタティック CMOS 回
路方式の各モデルを求める。そしてそれらのモデル式の精度
を確認するために平均相対誤差と最大相対誤差を確認した。
図 4. AO23 フレキシブル・セルのレイアウト概念図
まず、３つの独立変数(1／Wn、Cf、L)の 2 次式で近似した遅
延モデル式 d を示す。
本稿では、ロジカル・エフォートの考え方に基づいてフレ
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Cf
L
1
+ 0.079⋅ L ⋅ Cf + 5.01⋅ +14.643⋅ + 0.775⋅ L
Wn
Wn
Wn
+ 0.123⋅ Cf + 9.237
この遅延モデル式の精度は平均相対誤差で 2.1%、最大相
対誤差で 8%である。
次に 1 次式で近似し、
VDD2 に比例する[11]
消費電力モデル式 P を示す。
P = (9.707 ⋅ W n + 14.45 ⋅ L + 14.131 ⋅ C f + 3.833) ⋅ V DD
AO23セルのエネルギー比較(Cf=8、L=3.5)
スタティックCMOS
150
エネルギー(pJ)
d =1.459⋅
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SSDCMOS
100
50
0
2
0
5
10
これは、1 次式で近似しているにもかかわらず平均相対誤
Wn(λ)
15
20
25
図 7. AO23 セルのエネルギー比較
差で 0.5%、最大相対誤差で 1.8%と、非常に精度が良い。最
後にエネルギー・モデル式 E を示す。
AO23セルの[エネルギー×面積]の比較
2
+ 1.14 ⋅ L2 ⋅ C f + 1.11⋅ L ⋅ C f + 217.178⋅
C
L
+ 226.113⋅ f
Wn
Wn
+ 7.528⋅ Wn ⋅ L + 1.196 ⋅ Wn ⋅ C f + 13.04 ⋅ L ⋅ C f + 11.206⋅ L2
2
+ 1.741⋅ C f + 56.119⋅
1
+ 89.666⋅ Wn + 150.614⋅ L
Wn
2
DD
+ 179.627 ⋅ C f + 177.538) ⋅ V
このエネルギー・モデル式の平均相対誤差で 1.9%、最大相
[エネルギー×積]
(pJ(μm) 2)
2
C
L ⋅ Cf
L2
E = ( 0.763⋅ Wn ⋅ L ⋅ C f + 21.084⋅ + 70.783⋅ f + 93 ⋅
Wn
Wn
Wn
スタティックCMOS
80000
SSDCMOS
60000
40000
20000
0
0
5
10
15
Wn(λ)
20
25
図 8. [エネルギー×面積]の比較
対誤差で 6%である。
スタティック CMOS 回路方式のトランジスタ幅 Wn を 7λ
4．全加算器の遅延／消費電力／エネルギー・モデル
に固定し、ファンアウト容量と配線長をそれぞれ変化させた
全加算器を取り上げ AO23 セルと同様の条件で遅延と消費
3 次元のエネルギー変化を図 6 に示した。結果として、ほぼ
電力の積であるエネルギーの精密モデル式を確立する。スタ
線形に近い曲面変化を示している。
ティック CMOS 回路方式の全加算器の回路図を図 9 に示す。
図 7 にトランジスタ幅 Wn を連続的に変化させた 2 方式の
エネルギー比較を示した。SSDCMOS 回路方式が優位にあり、
これは、carry と sum の論理機能部と駆動インバータ部で構
成され[14]、やはりステージ・エフォートは 3.5 とする。
Wn を大きくするとさらに優位性が拡がる。
本稿では、エネルギーと面積を共に最小化することを目指
している。そのため新しい指標として[エネルギー×面積]を
求め、性能の総合指標とする。図 5 と図 7 を掛けて 2 方式の
[エネルギー×面積]を比較した結果、図 8 により SSDCMOS
回路方式の総合指標がさらに優位性を増していることが判る。
AO23セルのWn=7λに固定したエネルギー変化
250
200
エネルギー 150
(pJ)
100
図 9. スタティック CMOS 回路方式の全加算器の回路図
50
7
0
4
8
12
0
配線の長さ
L(μm)
ファンアウト容量
Cf(fF)
図 6. AO23 セルの Wn=7λに固定したエネルギー結果
全加算器をフレキシブル・セル化したレイアウト概念図を
図 10 に示す。これは左右に carry と sum の 2 列で構成し、
横幅ピッチは図 1 の 2 倍の 2w=48λとして、各トランジス
タを縦積みに配置し、横の両方向にトランジスタ幅を連続可
変に出来る。標準セルの高さ 260λは sum で決まっている。
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2
E sum = (1.813 ⋅ Wn ⋅ L ⋅ C f + 38 .348 ⋅
+ 172 .004 ⋅
+ 239 .508 ⋅
L⋅Cf
Wn
C
L2
+ 130 .605 ⋅ f
Wn
Wn
+ 2.559 ⋅ L2 ⋅ C f + 2.478 ⋅ L ⋅ C f
2
Cf
L
+ 251 .534 ⋅
+ 14 .136 ⋅ Wn ⋅ L + 1.564 ⋅ Wn ⋅ C f
Wn
Wn
2
+ 22 .042 ⋅ L ⋅ C f + 19 .951 ⋅ L2 + 2.138 ⋅ C f + 46 .487 ⋅
1
Wn
+ 262 .297 ⋅ Wn + 401 .37 ⋅ L + 454 .496 ⋅ C f + 238 .487 ) ⋅ VDD
2
表 1. 全加算器 sum の平均相対誤差と最大相対誤差
平均相対誤差(%)
最大相対誤差(%)
2.3
0.9
2
8.1
3
5.7
遅延モデル
消費電力モデル
エネルギーモデル
AO23 セルと同様に、ほぼ線形に近い曲線変化を示している。
図 10.全加算器フレキシブル・セルのレイアウト概念図
図 13 にトランジスタ幅 Wn を連続的に変化させた 2 方式
のエネルギー比較を示した。SSDCMOS 回路方式が優位にあ
り、Wn を大きくするとさらに優位性が拡がる。
面積(μm2)
全加算器の面積比較
スタティックCMOS
1000
800
600
400
200
0
最後に、エネルギーと面積を共に最小化することを目指し
SSDCMOS
ているため、[エネルギー×面積]を性能の総合指標とする。
図 11 と図 13 の結果を掛けて 2 方式の[エネルギー×面積]を
比較した結果、図 14 により SSDCMOS 回路方式の総合指標
がさらに優位性を増していることが判る。
0
5
10
Wn(λ)
15
20
全加算器のWn=7λに固定したエネルギー変化
25
500
400
エネルギー 300
(pJ)
200
100
0
図 11. 全加算器の面積比較
AO23 セルと同様に 2 方式の面積比較を行い図 11 に示し
た。AO23 セルと同様に、スタティック CMOS 回路方式に
比べ、SSDCMOS 回路方式は、論理機能部で pMOS を使わ
回路シミュレーション実験により、スタティック CMOS
立変数を変化させ、遅延時間、消費電力と、それらの積であ
8
16
24
0
配線の長さ
L(μm)
ファンアウト容
量 Cf(fF)
ないため、レイアウト面積が小さくなる。
回路方式全加算器の sum 部分の各モデルを求める。3 つの独
7
図 12. 全加算器の Wn=7λに固定した sum のエネルギー結果
るエネルギーを求める。sum は carry の 2 倍のファンアウト
全加算器のエネルギー比較(Cf=8、L=3.5)
容量負荷(即ち Cf=8～24)であると想定して実験を行った。図
ため、sum を全体と見なす。遅延モデルと消費電力モデルを
求め、それらの積である全加算器 sum のエネルギー・モデ
ル式を求めた。表 1 に全加算器 sum の各モデルの平均相対
誤差と最大相対誤差を示した。全加算器 sum の各モデル式
は、AO23 セルと同様にそれぞれ高い精度で近似出来た。
スタティック CMOS 回路方式のトランジスタ幅 Wn を 7λ
に固定し、ファンアウト容量と配線長をそれぞれ変化させた
全加算器 sum の 3 次元のエネルギー変化を図 12 に示した。
エネルギー(pJ)
9 の回路図より sum は、carry 信号の反転を使って演算する
スタティックCMOS
300
250
200
150
100
50
0
0
5
10
Wn(λ)
SSDCMOS
15
図 13. 全加算器のエネルギー比較
20
25
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[エネルギー×面積]
2
(pJ・(μm) )
全加算器の[エネルギー×面積]の比較
スタティックCMOS
300000
250000
200000
150000
100000
50000
0
SSDCMOS
文献
[1]
M. Imai, A. Shiomi, Y. Takeuchi, J. Sato, and Y. Honma,
“Hardware/Software Codesign in the Deep Submicron Era,” (Invited
Talk), Proc. of IWLAS '96, Invited Talk, pp.236-248, Grenoble,
France, 1996.
[2]
M. Imai, Y. Takeuchi, T. Morifuji, and E. Shigehara, “Flexible
Hardware Model: A New Paradigm for Design Reuse,” (Invited Talk),
0
5
10
15
Wn(λ)
20
25
図 14. [エネルギー×面積]の比較
Proc. of APCHDL '98, Invited Talk, pp. 3-3, SNU, Seoul, Korea, July
9, 1998.
[3]
例えば、Session 10, “Panel: Design Closure: Hope or Hype?” in
DAC2000, June 2000.
5．結論
[4]
本稿では、連続可変な駆動の能力を実現する SSDCMOS(静
Energy-Delay Product,” Proc. of SASIMI 2000, pp.130-137, April 6-
的基板バイアス印加ドミノ)回路方式のレイアウト・アーキ
テクチャを改良して、スタティック CMOS 回路方式でも実
7, 2000.
[5]
現できることを示した。フレキシブル・セルのスタティック
VLD99-126、pp.69-76、2000.
[6]
秋濃俊郎、
「静的基板バイアス印加ドミノ CMOS 回路における
[7]
秋濃俊郎、堺芳信、高橋博宣、「静的基板バイアス印可ドミノ
全体のセルの高さは 260λとしてスタンダード・セルを確立
した。
堺芳信、
秋濃俊郎、
「基板バイアス印加ドミノ CMOS 回路設計：
BSIM3v3 モデルに基づく回路シミュレーション」、信学技報、
CMOS 回路方式 AO23 セルと全加算器に対し、セルの高さ
を nMOS 領域の高さは 88λ、pMOS 領域の高さは 156λ、
T. Akino, “Substrate-Biased CMOS Scaling Based on Minimum
待機時電源切断」
、信学技報、VLD2000-74、pp.29-34、2000.
トランジスタ面積に対するトランジスタ幅 Wn の比率を電
CMOS 回路に基づくスーパーセルの設計: トランジスタ寸法連
圧源に直接繋がる pMOS プルアップ・トランジスタの部分
続可変なセル･レイアウト･アーキテクチャ」、信学技報、
で、ゲート端子の位置を工夫し 5%から 8.1%と良くし、また
VLD2000-122、pp.41-48、2001.
直列に接続するトランジスタを拡散の共有で面積を削減した。
[8]
高橋博宣、堺芳信、秋濃俊郎、「静的基板バイアス印可ドミノ
2 段論理の後段駆動インバータとして最小のトランジスタ
CMOS 回路に基づくスーパーセルの設計: 連続可変なトランジ
幅である nMOS で構成するそのインバータで、基板バイア
スタ幅の組み合わせ論理セル」、信学技報、VLD2000-129、
ス|VSB|を 3.3V に印加した時にほぼエネルギーが最小となる
pp.15-20、2000.
ことを示した。その時の閾値電圧は、VTHn=1.06V、 VTHp=－
1.44V に相当する。
スタティック回路方式 AO23 セルと全加算器で遅延／消費
電力／エネルギーの各モデルを確立した。AO23 セルでは、
各モデルの精度は平均相対誤差で 2.1%以下、最大相対誤差
で 8%以下と高精度となった。また全加算器でも、その精度
は平均相対誤差で 2.3%以下、最大相対誤差で 8.1%以下とな
り高い精度で近似できた。
しかし、本研究の主題であるスタティック CMOS 回路方
式は、SSDCMOS 回路方式よりも面積、エネルギーの面で共
[9]
秋濃俊郎、高橋博宣、「連続可変なトランジスタ幅を実現する
スーパーセルのレイアウト･アーキテクチャと遅延モデル」
、第
14 回回路とシステム(軽井沢)ワークショップ論文集、pp.585590、2001.
[10] 秋濃俊郎、「スーパーセルにおける配置コスト関数のモデル
化」
、信学技報、VLD2001-55、pp.67-74、2001.
[11] 秋濃俊郎、永田真、吉山貴典、「静的基板バイアス印可ドミノ
CMOS 回路に基づくスーパーセルの消費電力モデル」、信学技
報、VLD2001-112、pp.1-6、2001.
[12] 三輪晴治、
「システム LSI 設計●米 Magma 四つの改革で「設計
に大きく、新しく指標として用いた[エネルギー×面積]では、
パニック」を打破」
、日経マイクロデバイス、2001 年 11 月号、
より大きな差がついた。よって、安定動作で優るスタティッ
pp.109-112、2001.
ク CMOS 回路方式は、面積とエネルギー面で SSDCMOS 回
路方式より劣るという結論となった。
[13] I. Sutherland, B. Sproull, D. Harris, “Logical Effort: Designing Fast
CMOS Circuits,” Morgan Kaufmann Publishers, Inc., 1999.
[14] S.-M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits –
謝辞
平成 14 年 3 月に大学院前期課程を修了した高橋博宣氏には、静
的基板バイアス印加駆動インバータにおける最小エネルギー条件を
求める初期の研究で大変お世話になった。お礼を申し上げます。
Analysis and Design, 2nd Edition,” WCB/McGraw-Hill, 1999.

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