S1D13515/S2D13515 テクニカルマニュアル

S1D13515/S2D13515
テクニカルマニュアル
Rev.1.7
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1. はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 適用範囲 1
1.2 概要説明 1
2. 特長
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
メモリ 3
CPU インタフェース 3
パネルインタフェースのサポート 4
表示機能 5
組み込み CPU 5
スプライトエンジン 6
ビデオ／カメラ入力 6
クロックソース 6
その他 7
3. 標準実装ユースケース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3.1 ユースケース 1 ヘッドアップディスプレイ（HUD）と LCD パネル 8
3.2 ユースケース 2 デュアルビューパネル（ストリーミングデータとカメラの入力を装
備）9
4. 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
5. 端子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
5.1 端子配置図（QFP22 256 ピン）11
5.2 端子配置図（PBGA 256 ピン）12
5.3 端子の説明 13
5.3.1 ホストインタフェース 14
5.3.2 LCD インタフェース 17
5.3.3 SDRAM インタフェース 19
5.3.4 カメラ／ I2C のインタフェース 20
5.3.5 SPI フラッシュインタフェース 21
5.3.6 I2S インタフェース 21
5.3.7 その他 22
5.3.8 電源およびグラウンド 24
5.4 コンフィギュレーション端子 25
5.5 ホストインタフェースの端子マッピング 27
5.6 LCD ／カメラ 2 の端子マッピング 33
6. DC 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
7. AC 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
7.1 クロックタイミング 39
7.1.1 入力クロック 39
7.1.2 内部クロック 40
7.1.3 PLL クロック 41
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電源シーケンス 42
7.2.1 電源構成 42
7.2.2 電源投入シーケンス 43
7.2.3 電源切断シーケンス 44
7.3 リセットタイミング 45
7.4 パラレルホストバスインタフェースのタイミング 46
7.4.1 ダイレクト／インダイレクト Intel 80 タイプ 1 46
7.4.2 ダイレクト／インダイレクト Intel 80 タイプ 2 50
7.4.3 ダイレクト Marvell PXA3xx VLIO 54
7.4.4 ダイレクト／インダイレクトルネサス SH4 58
7.4.5 ダイレクト／インダイレクトフリースケール MPC555（非バーストモード）62
7.4.6 ダイレクト／インダイレクトフリースケール MPC555（バーストモード）66
7.4.7 ダイレクト／インダイレクト TI TSM470（非バーストモード）70
7.4.8 ダイレクト／インダイレクト TI TSM470（バーストモード）74
7.4.9 ダイレクト／インダイレクト NEC V850 タイプ 1 78
7.4.10 ダイレクト／インダイレクト NEC V850 タイプ 2 82
7.5 シリアルホストバスインタフェースのタイミング 86
7.5.1 SPI 86
7.5.2 I2C 88
7.6 パネルインタフェースのタイミング 89
7.6.1 汎用 TFT パネルのタイミング 89
7.6.2 ND-TFD 8 ビットシリアルインタフェースのタイミング 96
7.6.3 ND-TFD 9 ビットシリアルインタフェースのタイミング 98
7.6.4 a-Si TFT シリアルインタフェースのタイミング 100
7.6.5 uWIRE シリアルインタフェースのタイミング 101
7.6.6 24 ビットシリアルインタフェースのタイミング 102
7.6.7 シャープ社製 DualView パネルのタイミング 103
7.6.8 EID 社製ダブルスクリーンパネルのタイミング（TCON が有効）108
7.7 カメラインタフェースのタイミング 116
7.8 SDRAM インタフェースのタイミング 117
7.9 I2S インタフェースのタイミング 119
7.10 キーパッドインタフェースのタイミング 121
7.11 シリアルフラッシュ（SPI）インタフェースのタイミング 124
7.2
8. メモリマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
9. クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
10. レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
10.1 レジスタマッピング 127
10.2 レジスタセット 128
10.3 レジスタの制限 138
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10.4 レジスタの説明 138
10.4.1 システム制御レジスタ 138
10.4.2 ホストインタフェースレジスタ 158
10.4.3 色深度コンバータ設定レジスタ 164
10.4.4 I2S 制御レジスタ 181
10.4.5 I2S DMA レジスタ 187
10.4.6 GPIO レジスタ 190
10.4.7 キーパッドレジスタ 196
10.4.8 PWM レジスタ 203
10.4.9 SDRAM リード／ライトバッファレジスタ 208
10.4.10 ワープロジック設定レジスタ 219
10.4.11 ブレンディングエンジン設定レジスタ 236
10.4.12 画像フェッチャ設定レジスタ 276
10.4.13 LCD 設定レジスタ 285
10.4.14 割り込み設定レジスタ 308
10.4.15 タイマ設定レジスタ 334
10.4.16 SPI フラッシュメモリインタフェースレジスタ 339
10.4.17 キャッシュ制御レジスタ 344
10.4.18 カメラインタフェースレジスタ 345
10.4.19 DMA コントローラレジスタ 377
10.4.20 SDRAM コントローラ設定レジスタ 391
10.4.21 LCD パネル設定レジスタ 394
10.4.22 スプライトレジスタ 439
10.4.23 スプライトメモリベースレジスタ 446
11. 動作構成と状態 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
11.1 ハードリセット状態 460
11.2 C33PE 稼働状態 465
11.3 C33PE リセット状態 466
11.4 パワーセーブ状態 466
11.5 ソフトリセット状態 466
12. 色深度コンバータの機能説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
12.1 システムレベルの接続 469
13. 表示サブシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
13.1 機能ブロック図 470
13.2 ハードウェアブロック 473
13.2.1 LCD パネルインタフェース 473
13.2.2 ブレンディングエンジン 478
13.2.3 ワープエンジン 488
13.2.4 CH1OUT ライトバック部 490
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13.2.5 ワープ用ライトバック部 490
13.2.6 画像フェッチャ 491
13.2.7 LCD パネルインタフェースに関する入力指定用レジスタ 492
13.3 フレームのメモリ格納方式 493
13.3.1 ラインバイライン方式 493
13.3.2 タイル状フレーム方式 494
13.4 フレームダブルバッファリング処理 495
13.4.1 概要 495
13.4.2 フレームプロデューサのフローチャート 497
13.4.3 フレームコンシューマのフローチャート 498
13.4.4 フレームダブルバッファリング制御に関するレジスタ 499
13.5 ガンマ補正ルックアップテーブル 502
14. I2S オーディオ出力インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . 504
14.1 動作概要 504
14.2 オーディオデータフォーマットとメモリ内の構成 505
14.3 WS の極性 505
14.4 チャネルデータの空白化 505
14.5 SDO に関する WS タイミング 506
14.6 PCM データのビット順序 506
14.7 WS/SCK 信号の方向 506
14.8 割り込み 506
14.8.1 I2S FIFO の割り込み 506
14.8.2 I2S DMA の割り込み 506
14.9 I2S の標準動作フロー 507
15. 2D BitBLT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
15.1 ROM Monitor による BitBLT 機能 509
15.2 ロード型 BitBLT 機能 510
15.2.1 小ライブラリ 510
15.2.2 大ライブラリ 510
15.2.3 その他のライブラリ 510
16. スプライトエンジン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
16.1 スプライトのデータパス 512
16.2 8 枚のスプライトと Z オーダーに基づく透過合成 513
16.3 8 枚のスプライトと Z オーダーに基づくアルファブレンディング 514
16.4 基準点を起点とする 90°、180°、270° の回転とミラー反転 516
16.5 スプライト表示の方向と位置 517
16.6 スプライトのプログラミングフロー 522
17. SDRAM インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525
17.1 SDRAM のデバイスタイプ 525
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17.2 SDRAM のタイミング条件 527
17.2.1 tRP タイミングのパラメータ 527
17.2.2 tRCD タイミングのパラメータ 527
17.2.3 tRAS タイミングのパラメータ 528
17.3 SDRAM の初期化 528
17.4 セルフリフレッシュモード 529
18. SDRAM リード／ライトバッファ
18.1 概要 530
18.2 動作 531
18.2.1 書き込み動作 533
18.2.2 読み出し動作 534
18.2.3 割り込み 535
. . . . . . . . . . . . . . . . . . . . . . . . . . . 530
19. パルス幅変調（PWM） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
20. 汎用 IO 端子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539
21. ホストインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
21.1 概要 542
21.2 Intel80 タイプ 1 のインタフェース 544
21.3 Intel80 タイプ 2 のインタフェース 545
21.4 NEC V850 タイプ 1 のインタフェース 546
21.5 NEC V850 タイプ 2 のインタフェース 547
21.6 ルネサス SH4 のインタフェース 548
21.7 Marvell PXA3xx のインタフェース 549
21.8 TI TMS470 のインタフェース 550
21.9 MPC555 のインタフェース 551
21.10 SPI ホストインタフェース 553
21.11 I2C ホストインタフェース 557
21.12 ホストインタフェースのアクセス方法 560
21.12.1 ダイレクトモード 560
21.12.2 インダイレクトモード 562
21.13 初期化の例 564
22. カメラインタフェースサブシステム . . . . . . . . . . . . . . . . . . . . . . . . . . 566
22.1 概要 566
22.2 カメラインタフェースの IO 端子 567
22.2.1 8 ビットのカメラインタフェース 567
22.2.2 RGB ストリーミング入力インタフェース 567
22.3 カメラ入力インタフェース 568
22.4 リサイザー 569
22.5 YUV-RGB コンバータ 570
22.6 カメラライタ 571
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23. キーパッドインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572
23.1 キーパッド端子のマッピング 572
23.2 スキャン 573
23.3 入力グリッチフィルタ 573
23.4 汎用入力機能 573
23.5 割り込み 574
23.6 キーパッドの動作フロー 575
24. タイマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
24.1 ウォッチドッグタイマ 577
24.2 タイマ 0 577
24.3 タイマ 1 577
24.4 タイマの動作フロー 578
25. SPI フラッシュメモリインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . 579
25.1 概要 579
25.2 SPI インタフェースに関する IO 端子 580
25.3 SPI インタフェースレジスタ 580
25.3.1 SPI Flash Chip Select Control Register 580
25.3.2 SPI Flash Control Register 580
25.3.3 SPI Flash Data Control Register 581
25.3.4 SPI Flash Write Data Register 581
25.3.5 SPI Flash Read Data Register 581
25.3.6 SPI Flash Status Register 581
25.4 SPI インタフェースの動作フロー 582
25.5 SPI フラッシュインタフェースのタイミング 587
26. JTAG インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
26.1 JTAG 端子 588
26.2 TAP コントローラ 589
26.2.1 TAP コントローラのパス 589
26.2.2 TAP コントローラの主要状態 589
26.2.3 TAP コントローラのステートマシン 590
26.3 JTAG 命令コード 591
26.3.1 バウンダリスキャンのセル定義 592
26.3.2 S1D13515/S2D13515 に対する BSDL ファイルの例 593
27. 設計上の注意点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604
27.1 PLL 電源配置のガイドライン 604
28. メカニカルデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
29. 参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610
30. 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
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1. はじめに
1.
はじめに
1.1
適用範囲
本書は、S1D13515/S2D13515 表示コントローラのテクニカルマニュアルです。本書には、タイミング図、
AC と DC 特性、レジスタの説明、および電力管理の説明が記載されています。本書は、ビデオサブシス
テム設計者とソフトウェア開発者を対象としています。
本書は、適宜更新されています。開発を始める前に、本書が最新版であることを確認してください。最
新版は、www.erd.epson.com からダウンロードできます。
本書に関するご意見をお待ちしております。電子メールで documentation@erd.epson.com までご連絡くだ
さい。
1.2
概要説明
S1D13515/S2D13515 は、外部メモリインタフェースを備えた、高集積カラー LCD 用グラフィックスコ
ントローラです。そのアーキテクチャは、フレキシブルな LCD ソリューションを必要とする、車載と組
み込み型市場のニーズを満たすように設計されています。車載市場の場合、車両内の 3 つの主要なター
ゲットで S1D13515/S2D13515 を利用できます。
1. ヘッドアップディスプレイ
2. インストルメントクラスタ
3. センターコンソール
S1D13515/S2D13515 は、独自仕様の 32 ビット RISC CPU と付随するアクセラレータブロックを組み込
んで以前の設計に比べて柔軟性と機能性を向上することで、他のエプソン LCD コントローラの機能向
上を促進するものとなっています。オーディオ再生、2D BitBLT 操作、ディスプレイ操作の前のフィル
タリング、および OpenGL-ES 1.1 サポート能力に対応する各ルーチンが用意されています。特に、ワー
プ機能により、車載ヘッドアップディスプレイ（HUD）市場や疑似 3D ナビゲーションディスプレイの
理想的なソリューションとなります。
S1D13515/S2D13515 は、手ごろな価格の低電力デバイスであり、柔軟性のある外部 SDRAM メモリイン
タフェースを利用してそのフレームバッファを提供しています。また、汎用の CPU インタフェースと
LCD パネルタイプをサポートしています。これには、ダブルディスプレイパネルも含まれており、計器
類やセンタークラスタのアプリケーションにとって優れた選択肢となります。車載市場に注力する一方
で、S1D13515/S2D13515 は CPU タイプやオペレーティングシステムを選ばないため、その他の広範囲
にわたる市場にも最適なディスプレイソリューションとなります。
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（Rev. 1.7）
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1. はじめに
S1D13515/S2D13515 は、以下に示す重要な特長を有しています：
1. HUD 投影補正を行うためのワープエンジン
2. 独自仕様の内蔵 32 ビット RISC CPU
3. 同時に 2 台の TFT ディスプレイに対応
4. EID 社製およびシャープ社製のダブルディスプレイ LCD パネルに対応
5. OpenGL-ES ライブラリ機能を提供する能力
6. オーディオを再生する能力
7. ホスト CPU の介入なしに画像を初期化して表示する能力
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2. 特長
2.
2.1
特長
メモリ
• 外付け SDRAM の使用方法：
• 内部 CPU とホスト CPU の両方でアクセス可能
• 実行可能コード、データ、およびフレームバッファで使用
• ダイレクトまたはインダイレクトのアクセスモードによりアドレス指定可能
• 構成可能な 4MB のページングウィンドウでリニアにアクセス可能（ダイレクトアクセスモード）
• SDRAM インタフェース：
• SDRAM クロック周波数：100Mhz（最大）
• × 16 および× 32 の SDRAM インタフェースをサポート（× 32 を使用することを推奨します）
• 8/16/32/64MB の 4 バンク SDRAM をサポート
• 低電力設計
2.2
CPU インタフェース
• 注：S1D/S2D13515 は、リトルエンディアンインタフェースのみサポートします。
• 以下の CPU インタフェースに対応するダイレクトおよびインダイレクトのインタフェース
• Intel 80 タイプ 1 と 2（8/16 ビット）
• ルネサス SH-4（8/16 ビット）
• バーストモードと非バーストモードを備えた FreeScale MPC555 PowerPC バスインタフェース（16
ビットのみ）
• NEC V850 タイプ 1 と 2（8/16 ビット）
• バーストモードを備えた Texas Instruments TMS470（16 ビットのみ）
• Marvell PXA3xx（16 ビットのダイレクトのみ）
• シリアルホストインタフェース
• SPI
• I2C
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2. 特長
2.3
パネルインタフェースのサポート
• シングルパネルまたはデュアルパネル（デュアルパネルのときは独立した画像を表示することが可能）
• LCD1 は、以下をサポートします：
• 一般的な TFT/TFD のための 12/16/18 ビットインタフェース
• オプションとして、第 2 カメラ／ RGB データストリーム用に LCD1 ピンを使用することができ
ます。
• LCD2 は、以下をサポートします：
• 一般的な TFT/TFD のための 12/16/18/24 ビットインタフェース
• EID 社製ダブルスクリーンパネル
• シャープ社製 DualView パネル
• オプションのシリアルコマンドインタフェースは、以下をサポートします：
• a-Si TFT インタフェース（8 ビット）
• uWire インタフェース付き TFT（16 ビット）
• エプソン ND-TFD 4 ピンインタフェース（8 ビット）
• エプソン ND-TFD 3 ピンインタフェース（9 ビット）
• 24 ビットシリアル
• パネルの解像度の例：
• 800 × 480 ＋ 320 × 240（32bpp、60Hz）
• 1024 × 768（32bpp、60Hz）
• S1D13746 などの外付けの TV エンコーダを LCD 出力に接続することにより TV 出力が得られます。
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2. 特長
2.4
表示機能
• 4 つの入力ウィンドウソースを SDRAM に格納することができ（Main/Aux/OSD/LCD フェッチャ）、以
下をサポートすることができます：
• 8/16/24bpp の色深度
• ハードウェア／ソフトウェアによるダブルバッファフレーム制御
• 水平反転
• 仮想幅
• OSD のアルファブレンディング
• ブレンディングエンジンは、さまざまな入力ウィンドウソースを出力として結合します。
• 3 つの入力ソース
• 入力ソースは、4 種類の方法で合成することができます。
• HUD 投影補正やその他の歪み補償を行うワープロジック
• 処理した画像を SDRAM に送り返すことができます。
• カメラ 1 またはカメラ 2 の画像は SDRAM に格納することができ、Main/Aux/OSD/LCD フェッチャ／
ワープ／スプライトで使用することができます。
• 割り込み
• マスク可能な非表示（Vsync）割り込みのサポート
• 遅延タイプの Vsync 割り込みのサポート
• すべての割り込みは内部 CPU に送信されますが、ホストに転送することもできます。
2.5
組み込み CPU
• 組み込み CPU の速度：50MHz（最大）
• 以下のルーチンで 32 ビット RISC CPU を使用：
• オーディオのデコード（サポートされるコーデック：MP3、AAC、WAV、ADPCM、Ogg Vorbis）
• 2D BitBLT アクセラレーション（API 付き）
一部の機能はマスク ROM に組み込まれ、その他の機能はオプションとして提供されます。
• OpenGL-ES のサポート（OpenGL-ES v1.1 に準拠）
• OEM で定義される機能
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2. 特長
2.6
スプライトエンジン
• 2D スプライトエンジン
• 最大 8 つのスプライト
• 画像の回転／ミラー反転機能
• アルファブレンディング
• 標準的な使用法：インストルメントクラスタ、簡単な GUI の合成など
2.7
ビデオ／カメラ入力
• ビデオ／カメラ入力ポートは、以下の構成のいずれかをサポートしています：
• 最大 2 つの 8 ビットカメラ
• 最大 2 つの RGB データストリーム
• 1 つの 8 ビットカメラと 1 つの RGB データストリーム
• 注：第 2 カメラ入力を使用すると、シングルパネルだけが利用可能です。
• ITU-R BT.656 の YUV フォーマットをサポート
• インターレース入力またはプログレッシブ入力をサポート
• ビデオ入力ストリームの縮小をサポート
• YUV データを RGB フォーマットで SDRAM にキャプチャ
2.8
クロックソース
• フレキシブルなクロック構成：
• 2 つの組み込み PLL
• 内蔵の水晶振動子入力
• デジタルクロック入力
• モジュールが不要なときには動的にクロックをオフ
6
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
2. 特長
2.9
その他
• 内部システムクロックの速度：50MHz（最大）
• IRQ 出力端子
• 複数の入力ソース（LCD1/LCD2/DMA ／タイマ／キーパッドなど）
• I2C インタフェース（通常はカメラに使用）
• I2S インタフェース（通常はオーディオ出力に使用）
• PWM：バックライト制御用に 2 チャネル
• SPI フラッシュメモリインタフェース
• キーパッドインタフェース
• 5 × 5 マトリックスのサポート
• ソフトウェア主導のパワーセーブモード
• 汎用入出力端子が利用可能
• IO は 3.3V ± 0.3V で動作
• コアは 1.8V ± 0.15V で動作
• パッケージ：
• S1D13515B00B：PBGA1U 256 端子パッケージ（本体サイズ：17 × 17 × 1.7mm、ボールピッチ：1.0mm）
• S2D13515B00B：PBGA1U 256 端子パッケージ（本体サイズ：17 × 17 × 1.7mm、ボールピッチ：1.0mm）
• S1D13515F00A：QFP22 256 端子パッケージ（本体サイズ：28 × 28 × 1.4mm、ピンピッチ：0.4mm）
• S2D13515F00A：QFP22 256 端子パッケージ（本体サイズ：28 × 28 × 1.4mm、ピンピッチ：0.4mm）
• 温度範囲：
• S1D13515：-40°C ∼ +85°C
• S2D13515：-40°C ∼ +105°C
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
7
3. 標準実装ユースケース
3.
標準実装ユースケース
以下に一般的なユースケースを示します。具体的な S1D13515/S2D13515 の実装については、アプリケー
ションノートを参照してください。
3.1
ユースケース 1 ヘッドアップディスプレイ（HUD）と LCD パネル
SDRAM
メモリ
ホスト
CPU
データと
制御信号
13515
ディスプレイ（TFT パネルのみ）
HUD 投影システム
8
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
3. 標準実装ユースケース
ユースケース 2 デュアルビューパネル（ストリーミングデータとカメ
ラの入力を装備）
L
R
L
R
L
R
L
R
L
R
L
R
R
L
3.2
ストリーミングデータ
（TFT RGB 8:8:8）
カメラ
インタフェース
車両からの背面ビュー
DVD プレーヤーから
ホスト
CPU
データと
制御信号
13515
デュアルビューディスプレイ
SDRAM
メモリ
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
9
4. 機能ブロック図
4.
機能ブロック図
SDRAM
ディスプレイパネル
16
16
カメラ
インタ
フェース
ディスプレイサブシステム
SDRAM
コントローラ
VBUS64
VBUS1
ホスト
ホスト
インタ
フェース
VBUS から
VBUS64
への
ブリッジ
Arb
コプロセッサ
データ
C33PE
命令
C33PE および
コプロセッサのコア
Arb
C33PE
データ
Arb
DMA
スプライト
エンジン
VBUS2
I2S
VBUS から
cAPB への
ブリッジ
シリアル
フラッシュ
I/F
割り込み
コントローラ
シリアル
フラッシュ／
ROM
cAPB
キーパッド
インタ
フェース
PWM
その他の
システム要件
タイマ
GPIO
S1D13515/S2D13515
バスマスタ／リクエスタ
注：レジスタは、cAPB バスを通じて
アクセスされます。
バススレーブ
図 4-1 S1D13515/S2D13515 の機能ブロック図
10
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.
5.1
端子
端子配置図（QFP22 256 ピン）
PIO2VDD
VSS
FP2IO2
FP2IO1
FP2IO0
WSIO
SDO
SCKIO
MCLKO
PWM2
PWM1
IOVDD
VSS
COREVDD
SPICS#
SPICLK
SPIDIO
TESTEN
TDO
TCK
TDI
TMS
TRST
VSS
CNF2
CNF1
CNF0
MEMDQM3
MEMDQM2
MEMDQM1
MEMDQM0
MEMCKE
MEMCS#
MEMRAS#
MEMCAS#
VSS
SDVDD
MEMWE#
MEMBA1
MEMBA0
MEMA12
MEMA11
MEMA10
MEMA9
MEMA8
VSS
SDVDD
MEMDQ31
MEMDQ15
MEMDQ30
MEMDQ14
VSS
COREVDD
MEMDQ29
MEMDQ13
MEMDQ28
MEMDQ12
MEMDQ27
VSS
SDVDD
MEMDQ11
MEMDQ26
MEMDQ10
MEMDQ25
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
MEMDQ9
MEMDQ24
SDVDD
VSS
MEMDQ8
MEMDQ23
MEMDQ7
MEMDQ22
MEMDQ6
MEMDQ21
MEMDQ5
MEMDQ20
SDVDD
COREVDD
VSS
MEMCLK
VSS
MEMDQ4
MEMDQ19
MEMDQ3
MEMDQ18
MEMDQ2
MEMDQ17
MEMDQ1
MEMDQ16
MEMDQ0
VSS
SDVDD
MEMA7
MEMA6
MEMA5
MEMA4
MEMA3
MEMA2
MEMA1
MEMA0
SCL
SDA
CM1FIELD
CM1VREF
CM1HREF
CM1VDD
CM1DAT7
CM1DAT6
CM1DAT5
CM1CLKOUT
VSS
CM1CLKIN
COREVDD
CM1DAT4
CM1DAT3
CM1DAT2
CM1DAT1
CM1DAT0
OSCVSS
OSCO
OSCI
OSCVDD
PLL2VSS
VCP2
PLL2VDD
PLL1VSS
VCP1
PLL1VDD
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
インデックス
FP2IO3
FP2IO4
FP2IO5
FP2IO6
FP2IO7
FP2IO8
VSS
PIO2VDD
FP2IO9
FP2IO10
FP2IO11
FP2IO12
FP2IO13
FP2IO14
FP2IO15
COREVDD
VSS
PIO2VDD
FP2IO16
FP2IO17
FP2IO18
FP2IO19
FP2IO20
FP2IO21
FP2IO22
FP2IO23
VSS
PIO2VDD
FP2IO24
FP2IO25
FP2IO26
FP2IO27
FP1IO0
FP1IO1
FP1IO2
FP1IO3
PIO1VDD
VSS
FP1IO4
FP1IO5
FP1IO6
FP1IO7
FP1IO8
FP1IO9
FP1IO10
FP1IO12
PIO1VDD
VSS
COREVDD
FP1IO23
FP1IO13
FP1IO15
FP1IO16
FP1IO20
FP1IO21
FP1IO22
PIO1VDD
VSS
FP1IO11
FP1IO14
FP1IO17
FP1IO18
FP1IO19
RESET#
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
VSS
IRQ
WAIT#
TEA#
BDIP#
BURST#
BS#
BE1#
BE0#
RD/WR#
RD#
M/R#
CS#
HIOVDD
COREVDD
VSS
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
HIOVDD
BUSCLK
VSS
DB8
DB9
DB10
DB11
DB12
DB13
DB14
DB15
VSS
HIOVDD
AB0
AB1
AB2
AB3
AB4
AB5
AB6
AB7
AB8
AB9
AB10
COREVDD
VSS
HIOVDD
AB11
AB12
AB13
AB14
AB15
AB16
AB17
AB18
AB19
AB20
VSS
CLKI
VSS
図 5-1 QFP22 -256 端子配置
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
11
5. 端子
端子配置図（PBGA 256 ピン）
5.2
このマークは単なる参照用であり、
パッケージの表面には記されて
いません。
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
上面図
図 5-2 PBGA1U-256 端子配置
表 5-1 S1D13515/S2D13515 PBGA 256 端子配置
1
2
3
4
5
6
A
VSS
VCP1
PLL2VDD
VCP2
OSCI
OSCO
B
CLKI
PLL1VDD
PLL1VSS
PLL2VSS
OSCVDD
OSCVSS
C
AB20
VSS
CM1DAT0
CM1DAT1
CM1DAT2
CM1DAT3
D
AB15
AB16
AB18
AB19
E COREVDD
CM1DAT4 COREVDD
7
8
CM1CLKOUT CM1DAT5
9
10
11
12
13
14
15
16
MEMA0
MEMA6
MEMDQ1
MEMCLK
MEMDQ21
MEMDQ23
SDVDD
VSS
SDVDD
MEMDQ18
VSS
MEMDQ6
MEMDQ8
A
CM1CLKIN
CM1VREF
MEMA1
MEMDQ25 MEMDQ10 B
VSS
CM1FIELD
MEMA3
MEMDQ0
MEMDQ4
COREVDD
MEMDQ22
MEMDQ9
MEMDQ26 MEMDQ11 C
CM1DAT6
SDA
MEMA5
MEMDQ16
VSS
MEMDQ20
MEMDQ24
SDVDD
MEMDQ27 MEMDQ12 D
MEMA7
MEMDQ2
HIOVDD
AB13
AB14
AB17
CM1DAT7
CM1VDD
SCL
F
AB6
AB7
AB10
VSS
AB11
AB12
CM1HREF
MEMA2
MEMDQ17 MEMDQ19
G
HIOVDD
AB2
AB3
AB4
AB5
AB8
AB9
MEMA4
MEMDQ3
H
DB12
DB15
DB13
DB14
VSS
AB0
AB1
VSS
VSS
MEMA11
J
BUSCLK
DB8
DB9
HIOVDD
DB7
DB10
DB11
VSS
VSS
CNF0
K
DB3
DB2
DB4
DB5
DB6
DB1
FP1IO10
FP2IO26
FP2IO18
FP2IO10
L
DB0
COREVDD
CS#
VSS
HIOVDD
FP1IO16
FP1IO9
FP1IO0
FP2IO21
M
M/R#
RD#
RD/WR#
BE0#
BS#
FP1IO15
FP1IO8
FP1IO1
FP2IO22
N
BE1#
BURST#
BDIP#
VSS
FP1IO21
COREVDD
FP1IO7
VSS
PIO2VDD
FP2IO17
FP2IO14
FP2IO8
WSIO
SDO
SCKIO
MCLKO
P
WAIT#
TEA#
FP1IO19
FP1IO14
FP1IO20
VSS
FP1IO4
FP1IO2
FP2IO24
FP2IO19
FP2IO15
FP2IO9
FP2IO7
FP2IO0
FP2IO2
FP2IO1
P
R
IRQ
RESET#
FP1IO17
FP1IO22
FP1IO13
FP1IO12
FP1IO5
FP1IO3
FP2IO25
FP2IO20
PIO2VDD
FP2IO12
VSS
FP2IO4
VP2IO3
PIO2VDD
R
T
VSS
FP1IO18
FP1IO11
PIO1VDD
FP1IO23
PIO1VDD
FP1IO6
PIO1VDD
FP2IO27
FP2IO23
FP2IO16
COREVDD
FP2IO11
PIO2VDD
FP2IO5
VSS
T
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
12
EPSON
SDVDD
MEMDQ7
VSS
MEMDQ28
VSS
MEMDQ5
MEMDQ29
MEMDQ14
MEMDQ30
MEMA8
SDVDD
F
MEMDQ13 MEMDQ15
MEMDQ31
VSS
MEMA9
MEMA10
MEMA12
G
MEMBA1
MEMWE#
SDVDD
MEMBA0
MEMDQM3 MEMDQM2 MEMDQM1 MEMDQM0
TCK
TMS
FP2IO13
SPIDIO
VSS
FP2IO6
COREVDD E
MEMRAS# MEMCAS# H
MEMCS#
MEMCKE
J
CNF1
CNF2
K
TDI
L
TRST
VSS
SPICLK
VSS
TESTEN
TDO
PWM2
PWM1
IOVDD
SPICS#
COREVDD M
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
N
5. 端子
端子の説明
5.3
略語の意味：
端子タイプ
I
O
IO
P
=
=
=
=
入力
出力
双方向（入出力）
電源端子
RESET# 状態
H
L
Z
1
0
#
=
=
=
=
=
=
High レベル出力
Low レベル出力
ハイインピーダンス（Hi-Z）
入力のプルアップ抵抗
入力のプルダウン抵抗
アクティブ Low レベル
表 5-2 セルの説明
セル
説明
ILTR
低電圧トランスペアレント入力
OLTR
低電圧トランスペアレント出力
IC
ICS
ICD1T
LVCMOS 入力
LVCMOS シュミット入力
LVCMOS 入力（プルダウン抵抗付き（3.3V で 50kΩ）、テスト機能付き）
ICSU1T
LVCMOS シュミット入力（プルアップ抵抗付き（3.3V で 50kΩ）、テスト機能付き）
ICSU2T
LVCMOS シュミット入力（プルアップ抵抗付き（3.3V で 100kΩ）、テスト機能付き）
ICSD1T
LVCMOS シュミット入力（プルダウン抵抗付き（3.3V で 50kΩ）、テスト機能付き）
IOC2P1T
低ノイズ LVCMOS IO バッファ（3.3V で 2mA/4mA、プルアップ抵抗付き（3.3V で 50kΩ）、テスト機能付き）
IOC2P2T
低ノイズ LVCMOS IO バッファ（3.3V で 2mA/4mA、プルアップ抵抗付き（3.3V で 100kΩ、テスト機能付き）
IOC2D1T
低ノイズ LVCMOS IO バッファ（3.3V で 2mA/4mA、プルダウン抵抗付き（3.3V で 50kΩ）、テスト機能付き）
IOC2D2T
低ノイズ LVCMOS IO バッファ（3.3V で 2mA/4mA、プルダウン抵抗付き（3.3V で 100kΩ）、テスト機能付き）
IOCS2D1T 低ノイズ LVCMOS シュミット IO バッファ（3.3V で 2mA/4mA、プルダウン抵抗付き（3.3V で 50kΩ）、テスト
機能付き）
OLT2T
OLT3
OLT3T
P
低ノイズ 3 ステート出力バッファ（3.3V で 2mA/4mA、テスト機能付き）
低ノイズ 3 ステート出力バッファ（3.3V で 8mA）
低ノイズ 3 ステート出力バッファ（3.3V で 8mA、テスト機能付き）
電源
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
13
5. 端子
5.3.1
ホストインタフェース
ホストインタフェース端子の多くは、選択したホストバスインタフェースに応じてさまざまな機能を備
えています。ホストバスインタフェースの可能な設定とそれに伴う端子マッピングの詳細については、
25 ページの 5.4「コンフィギュレーション端子」および 27 ページの 5.5「ホストインタフェースの端子
マッピング」を参照してください。各端子の RESET# 状態を確認するには、460 ページの 11.1「ハード
リセット状態」を参照してください。
表 5-3 ホストインタフェースの端子説明
端子名
AB[20:19]
AB18
AB[17:8]
AB7
AB6
AB[5:0]
DB[15:10]
DB9
14
端子
タイプ
IO
QFP
端子 #
4、5
I
6
IO
7、8、9、
10、11、
12、13、
17、18、19
PBGA
端子 #
C1、D4
D3
セル
電源
説明
これらの入出力端子は、ホストのアドレスバス端子
20 ∼ 19 です。ホストバスインタフェースの各設定
IOCS2D1T HIOVDD で使用する端子の一覧については、27 ページの 5.5
「ホストインタフェースの端子マッピング」を参照
してください。
ICSD1T
この入力端子は、ホストのアドレスバス端子 18 で
す。ホストバスインタフェースの各設定で使用する
HIOVDD 端子の一覧については、27 ページの 5.5「ホストイ
ンタフェースの端子マッピング」を参照してくださ
い。
E5、D2、
これらの入出力端子は、ホストのアドレスバス端子
D1、E4、
17 ∼ 6 です。ホストバスインタフェースの各設定
E3、F6、 IOCS2D1T HIOVDD で使用する端子の一覧については、27 ページの 5.5
F5、F3、
「ホストインタフェースの端子マッピング」を参照
G7、G6
してください。
F2
この入出力端子は、ホストのアドレスバス端子 7 で
す。ホストバスインタフェースの各設定で使用する
IOCS2D1T HIOVDD 端子の一覧については、27 ページの 5.5「ホストイ
ンタフェースの端子マッピング」を参照してくださ
い。
21
F1
この入出力端子は、ホストのアドレスバス端子 6 で
す。ホストバスインタフェースの各設定で使用する
IOCS2D1T HIOVDD 端子の一覧については、27 ページの 5.5「ホストイ
ンタフェースの端子マッピング」を参照してくださ
い。
I
22-27
G5、G4、
G3、G2、
H7、H6
IO
30、31、
32、33、
34、35、36
H2、H4、
H3、H1、
J7、J6
これらの入出力端子は、ホストのデータバス端子 15
∼ 10 です。ホストバスインタフェースの各設定で
IOC2D1T HIOVDD 使用する端子の一覧については、27 ページの 5.5
「ホストインタフェースの端子マッピング」を参照
してください。
J3
この入出力端子は、ホストのデータバス端子 9 です。
ホストバスインタフェースの各設定で使用する端
IOC2D1T HIOVDD 子の一覧については、27 ページの 5.5「ホストイン
タフェースの端子マッピング」を参照してくださ
い。
IO
IO
IO
20
36
ICSD1T
これらの入力端子は、ホストのアドレスバス端子 5
∼ 0 です。ホストバスインタフェースの各設定で使
HIOVDD 用する端子の一覧については、27 ページの 5.5「ホ
ストインタフェースの端子マッピング」を参照して
ください。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
表 5-3 ホストインタフェースの端子説明
端子名
端子
タイプ
DB[8:0]
IO
CS#
I
M/R#
RD#
RD/WR#
BE0#
IO
I
I
I
QFP
端子 #
PBGA
端子 #
セル
電源
説明
これらの入出力端子は、ホストのデータバス端子 8
37、41、
J2、J5、
∼ 0 です。ホストバスインタフェースの各設定で使
42、43、
K5、K4、 IOC2D1T HIOVDD
用する端子の一覧については、27 ページの 5.5「ホ
44、45、
K3、K1、
ストインタフェースの端子マッピング」を参照して
46、47、48 K2、K6、L1
ください。
52
53
54
55
56
L3
ICD1T
HIOVDD この入力端子は、チップセレクトです。
M1
この入出力端子には複数の機能があります。ホスト
IOCS2D1T HIOVDD バスインタフェースの各設定の端子機能の一覧に
ついては、27 ページの 5.5「ホストインタフェース
の端子マッピング」を参照してください。
M2
ICD1T
この入力端子には複数の機能があります。ホストバ
HIOVDD スインタフェースの各設定の端子機能の一覧につ
いては、27 ページの 5.5「ホストインタフェースの
端子マッピング」を参照してください。
ICD1T
この入力端子には複数の機能があります。ホストバ
HIOVDD スインタフェースの各設定の端子機能の一覧につ
いては、27 ページの 5.5「ホストインタフェースの
端子マッピング」を参照してください。
ICD1T
この入力端子には複数の機能があります。ホストバ
HIOVDD スインタフェースの各設定の端子機能の一覧につ
いては、27 ページの 5.5「ホストインタフェースの
端子マッピング」を参照してください。
M3
M4
BE1#
IO
57
N1
この入出力端子には複数の機能があります。
Intel 80 タイプ 2 のインダイレクト 8 ビットホスト
インタフェースの場合、この端子を HIOVDD に接続
IOC2D1T HIOVDD する必要があります。
ホストバスインタフェースの各設定の端子機能の
一覧については、27 ページの 5.5「ホストインタ
フェースの端子マッピング」を参照してください。
BS#
IO
58
M5
この入出力端子には複数の機能があります。ホスト
IOC2P2T HIOVDD バスインタフェースの各設定の端子機能の一覧に
ついては、27 ページの 5.5「ホストインタフェース
の端子マッピング」を参照してください。
この入力端子は、MPC555 および TI TMS470 のホ
ストインタフェースのバースト転送であり、バース
トのサポートに使用されます。
BURST#
I
59
N2
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
IC
HIOVDD 他のすべてのホストバスインタフェースの場合、ホ
ストバスインタフェースを選択するための
CNF[2:1] 端子と組み合わせて使用されます。可能な
すべてのホストバスインタフェースの一覧につい
ては、25 ページの 5.4「コンフィギュレーション端
子」を参照してください。
EPSON
15
5. 端子
表 5-3 ホストインタフェースの端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
電源
説明
この入力端子は、MPC555 および TI TMS470 のホ
ストインタフェースで使用され、バースト転送が進
行中であることを示します。
BDIP#
TEA#
I
IO
60
61
N3
P2
HIOVDD 他のすべてのホストバスインタフェースの場合、ホ
ストバスインタフェースを選択するための
CNF[2:1] 端子と組み合わせて使用されます。可能な
すべてのホストバスインタフェースの一覧につい
ては、25 ページの 5.4「コンフィギュレーション端
子」を参照してください。
IC
この入出力端子は、転送エラー通知であり、MPC555
および TI TMS470 のホストインタフェースのバー
ストのサポートに使用されます。この信号は、現在
のトランザクションでバスエラーが発生したこと
を示します。MCU は、バスモニタが十分な時間内に
バスサイクルの終端を検出しなかった場合にこの
信号をアサートします。TEA# をアサートすること
により、TEA# の状態にかかわらず、現在のバスサ
イクルが終了します。次のエラーが検出される前
に、TEA# を直ちにネゲートするには、外付けのプ
IOC2D1T HIOVDD ルアップデバイスが必要です。つまり、MPC555/TI
TMS470 によってトライステートになった時点から
1 クロックサイクル以内に端子をプルアップする必
要があるということです。
他のすべてのホストバスインタフェースの場合、ホ
ストバスインタフェースを選択するための
CNF[2:1] 端子と組み合わせて使用されます。可能な
すべてのホストバスインタフェースの一覧につい
ては、25 ページの 5.4「コンフィギュレーション端
子」を参照してください。
WAIT#
IO
62
P1
データ転送の間、この出力端子はアクティブに固定
され、システムは強制的に待機状態となります。こ
の出力端子がイナクティブに固定されると、データ
転送の完了を示します。データ転送が完了した後、
IOC2P2T HIOVDD WAIT# は解放されてハイインピーダンス状態にな
ります。ホストバスインタフェースの各設定の端子
機能の一覧については、27 ページの 5.5「ホストイ
ンタフェースの端子マッピング」を参照してくださ
い。
BUSCLK
I
39
J1
ICD1T
この入力クロックは一般的に、ホスト CPU バスイ
ンタフェースの外部クロックソースとして使用さ
HIOVDD れます。ホストバスインタフェースの各設定の端子
機能の一覧については、27 ページの 5.5「ホストイ
ンタフェースの端子マッピング」を参照してくださ
い。
IRQ
O
63
R1
OLT2T
HIOVDD この出力端子は、S1D13515/S2D13515 からの IRQ
出力です。
16
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.3.2
LCD インタフェース
LCD インタフェースは、LCD1 と LCD2 で構成されます。LCD1 は FP1IO[23:0] 端子を使用し、LCD2 は
FP2IO[27:0] 端子を使用します。あるいは、LCD1 をカメラ 2 または RGB のストリーム入力として使用
できます。端子マッピングの詳細については、33 ページの 5.6「LCD ／カメラ 2 の端子マッピング」を
参照してください。各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を
参照してください。
表 5-4 LCD インタフェースの端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
電源
説明
これらの入出力端子は、以下のオプションの 1 つに
使用することが可能です。TCON を有効にした状態
で EID 社製ダブルスクリーンパネルを FP2 で使用
した場合、利用できるオプションが異なる可能性が
あります。
FP1IO[23:0]
IO
79、73、
74、75、
66、67、
68、76、
77、69、
78、83、
70、84、
85、86、
87、88、
89、90、
93、94、
95、96
T5、R4、
N5、P5、
P3、T2、
R3、L6、
M6、P4、
R5、R6、 IOCS2D1T PIO1VDD
T3、K7、
L7、M7、
N7、T7、
R7、P7、
R8、P8、
M8、L8
• 18 ビット TFT パネル
• 16 ビット TFT パネル（シリアルコマンドイン
タフェース付き）
• 15 ビット TFT パネル（TCON を有効にした状
態で EID 社製ダブルスクリーンを FP2 で使用
するとき）
• 12 ビット TFT パネル（シリアルコマンドイン
タフェース付き。TCON を有効にした状態で
EID 社製ダブルスクリーンを FP2 で使用する
とき）
• 18 ビット RGB 入力ストリーム
• 8 ビットカメラ 2 の入力と 5 × 5 キーパッド／
GPIO
• 15 ビット RGB 入力ストリーム（TCON を有効
にした状態でEID社製ダブルスクリーンをFP2
で使用するとき）
• 8 ビットカメラ 2 の入力と 3 × 3 キーパッド／
GPOIO（TCON を有効にした状態で EID 社製
ダブルスクリーンを FP2 で使用するとき）
特定のオプションの場合、未使用の端子は GPIO 端
子として利用できる場合があります。各オプション
の端子マッピングの詳細については、33 ページの
5.6「LCD ／カメラ 2 の端子マッピング」を参照し
てください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
17
5. 端子
表 5-4 LCD インタフェースの端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
FP2IO[27:24]
O
97、98、
99、100
T9、K8、
R9、P9
OLT2T
FP2IO[23:18]
IO
FP2IO17
IO
109
N10
O
110、114、
115、116、
117、118、
119、120、
123、124、
125、126、
127、128、
131、132、
133
T11、P11、
N11、L10、
R12、T13、
K10、P12、
N12、P13、
M11、T15、
R14、R15、
P15、P16、
P14
FP2IO[16:0]
18
電源
PIO2VDD これらの入出力端子は、以下のオプションの 1 つに
使用することが可能です。
103、104、 T10、M9、
105、106、 L9、R10、 IOCS2D1T PIO2VDD
107、108
P10、K9
IOC2P1T PIO2VDD
OLT2T
説明
PIO2VDD
EPSON
• 24 ビット TFT パネル
• 18 ビット TFT パネル（シリアルコマンドイン
タフェース付き）
• 18 ビット TFT パネル
• EID 社製 18 ビットダブルスクリーンパネル
（TCON を無効にした状態）
• EID 社製 18 ビットダブルスクリーンパネル
（TCON を有効にした状態）
• シャープ社製 18 ビット DualView パネル
特定のオプションの場合、未使用の端子は GPIO 端
子として利用できる場合があります。各オプション
の端子マッピングの詳細については、33 ページの
5.6「LCD ／カメラ 2 の端子マッピング」を参照し
てください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.3.3
SDRAM インタフェース
各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を参照してください。
表 5-5 SDRAM インタフェースの端子説明
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
MEMA[12:0]
O
169、170、
171、172、
173、221、
222、223、
224、225、
226、227、
228
G16、H10、
G15、G14、
F15、E9、
A10、D9、
G8、C9、
F8、B9、A9
OLT2T
MEMBA[1:0]
O
167、168
H12、H11
OLT2T
端子名
電源
説明
SDVDD これらの出力端子は、SDRAM バンクの行 / 列のア
ドレスマッピングに使用されます。
SDVDD これらの出力端子は、SDRAM バンクアドレスの選
択に使用されます。
SDVDD この出力端子は、SDRAM 用のチップセレクトです。
MEMCS#
O
161
J15
OLT2T
MEMRAS#
O
162
H15
OLT2T
MEMCAS#
O
163
H16
OLT2T
MEMWE#
O
166
H13
OLT2T
IO
176、178、
182、184、
186、190、
192、194、
198、200、
202、204、
211、213、
215、217
G12、F14、
F12、E14、
D15、C15、
B15、D13、 IOC2D2T
A14、C13、
A13、D12、
F10、B11、
F9、D10
これらの入出力端子は、× 32 SDRAM 構成で使用
される上位データバスです。
×16 SDRAM構成の場
SDVDD
合、内部プルダウン抵抗があるため、これらの端子
は未接続のままにしてください。
MEMDQ[15:0]
IO
177、179、
183、185、
189、191、
193、197、
199、201、
203、210、
212、214、
216、218
G11、F13、
G10、D16、
C16、B16、
C14、B14、 IOC2D2T
E12、B13、
F11、C11、
G9、E10、
A11、C10
これらの入出力端子は、SDRAM のデータバスです。
これらは、
× 16 と× 32 のどちらの構成でも使用さ
SDVDD
れます。これらの端子は内部プルダウン抵抗を備え
ています。
MEMDQM[3:2]
O
156、157
J11、J12
OLT2T
MEMDQM[1:0]
O
158、159
J13、J14
OLT2T
MEMCLK
O
208
A12
OLT3T
MEMCKE
O
160
J16
OLT2T
MEMDQ[31:16]
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
SDVDD この出力端子は、SDRAM 用の RAS# です。
SDVDD この出力端子は、SDRAM 用の CAS# です。
SDVDD この出力端子は、SDRAM 用の書き込みのイネーブ
ルです。
これらの出力端子は、× 32 SDRAM 構成で使用され
SDVDD る上位バイトのイネーブル信号です。× 16 SDRAM
構成の場合、未接続のままにしてください。
これらの出力端子は、SDRAM のバイトのイネーブ
SDVDD ル信号です。これらは、× 16 と× 32 のどちらの構
成でも使用されます。
SDVDD この出力端子は、SDRAM 用のクロックです。
SDVDD この出力端子は、SDRAM 用のクロックのイネーブ
ル信号です。
EPSON
19
5. 端子
5.3.4
カメラ／ I2C のインタフェース
各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を参照してください。
表 5-6 カメラ／ I2C インタフェースの端子説明
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
CM1DAT[7:0]
I
235、236、
237、242、
243、244、
245、246
E6、D7、
A8、D5、
C6、C5、
C4、C3
ICD1T
CM1VDD これらの入力端子は、カメラ 1 インタフェースの
データ端子です。
CM1CLKIN
I
240
B7
ICD1T
CM1VDD この端子は、カメラ 1 インタフェースのカメラク
ロック入力です。
CM1CLKOUT
O
238
A7
OLT2T
CM1VDD この端子は、カメラ 1 インタフェースのマスタク
ロック出力です。
CM1HREF
I
233
F7
ICD1T
CM1VDD この入力端子は、カメラ 1 インタフェースの水平同
期信号です。
CM1VREF
I
232
B8
ICD1T
CM1VDD この入力端子は、カメラ 1 インタフェースの垂直同
期信号です。
CM1FIELD
I
231
C8
ICD1T
CM1VDD この入力端子は、カメラ 1 インタフェースのイン
ターレース入力用の FIELD を指定します。
SCL
IO
229
E8
この入出力端子は、I2C バスのシリアルクロックで
IOC2P2T CM1VDD す。I2C インタフェースを使用しない場合、この端
子は未接続のままにしてください。
SDA
IO
230
D8
この入出力端子は、I2C バスのシリアルデータです。
IOC2P2T CM1VDD I2C インタフェースを使用しない場合、この端子は
未接続のままにしてください。
端子名
20
電源
EPSON
説明
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.3.5
SPI フラッシュインタフェース
各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を参照してください。
表 5-7 SPI フラッシュインタフェースの端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
SPICS#
O
143
M15
OLT2T
IOVDD この出力端子は、SPI フラッシュメモリインタ
フェース用のチップセレクトです。
SPICLK
O
144
L12
OLT2T
IOVDD この出力端子は、SPI フラッシュメモリインタ
フェース用のクロックです。
IOC2D2T
この入出力端子は、SPI フラッシュメモリインタ
フェース用のデータ端子です。
SPI フラッシュイン
IOVDD
タフェースを使用しない場合、この端子は未接続の
ままにしてください。
SPIDIO
5.3.6
IO
145
L11
電源
説明
I2S インタフェース
各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を参照してください。
表 5-8 I2S インタフェースの端子説明
端子名
WSIO
端子
タイプ
IO
QFP
端子 #
134
PBGA
端子 #
N13
セル
電源
説明
IOC2P2T
この端子は、I2S インタフェース用のシリアルワー
ドクロックの入出力です。この端子は、I2S データ
IOVDD クロックソースビット（REG[0100h] のビット 0）の
設定に基づいて構成されます。I2S インタフェース
を使用しない場合、この端子は未接続のままにして
ください。
SCKIO
IO
136
N15
IOC2P2T
この端子は、I2S インタフェース用のシリアルビッ
トクロックの入出力です。この端子は、I2S データ
IOVDD クロックソースビット（REG[0100h] のビット 0）の
設定に基づいて構成されます。I2S インタフェース
を使用しない場合、この端子は未接続のままにして
ください。
SDO
O
135
N14
OLT2T
IOVDD この端子は、I2S インタフェース用のシリアルデー
タ出力です。
MCLKO
O
137
N16
OLT2T
IOVDD この端子は、I2S インタフェース用の DAC へのバス
出力クロックです。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
21
5. 端子
5.3.7
その他
各端子の RESET# 状態を確認するには、460 ページの 11.1「ハードリセット状態」を参照してください。
表 5-9 その他の端子説明
端子名
CNF[2:1]
端子
タイプ
I
QFP
端子 #
153、154
PBGA
端子 #
K16、K15
セル
IC
電源
説明
IOVDD
これらの入力端子は、他の端子と組み合わせてホス
トバスインタフェースを選択するのに使用します。
可能なすべてのホストバスインタフェースの一覧
については、25 ページの 5.4「コンフィギュレー
ション端子」を参照してください。
IOVDD
この入力端子を使用して、入力クロック 1 のソース
を選択します（126 ページの 9.「クロック」を参照）。
CNF0 ＝ 0 のとき、CLKI が入力クロック 1 のソー
スです。
CNF0 ＝ 1 のとき、OSCI が入力クロック 1 のソー
スです。
CNF0
I
155
J10
IC
OSCI
I
249
A5
ILTR
水晶振動子の入力。外付けの発振回路を使用する場
OSCVDD 合、この端子に接続します。クロック構造の詳細に
ついては、126 ページの 9.「クロック」を参照して
ください。
OSCO
O
248
A6
OLTR
水晶振動子の出力。外付けの発振回路を使用する場
OSCVDD 合、この端子は未接続のままにしてください。ク
ロック構造の詳細については、126 ページの 9.「ク
ロック」を参照してください。
CLKI
I
2
B1
IC
TESTEN
I
146
L14
ICSD1T
VCP1
O
255
A2
OLTR
PLL1VDD この出力端子は製造試験でのみ使用するものであ
り、通常動作では、未接続のままにしてください。
VCP2
O
252
A4
OLTR
PLL2VDD この出力端子は製造試験でのみ使用するものであ
り、通常動作では、未接続のままにしてください。
RESET#
I
65
R2
ICS
HIOVDD クロック入力。クロック構造の詳細については、
126 ページの 9.「クロック」を参照してください。
IOVDD
この入力端子は製造試験でのみ使用するものであ
り、通常動作では、VSS に接続しておく必要があり
ます。
このアクティブ Low 入力は、すべての内部レジスタ
をデフォルト状態に設定し、すべての信号を強制的
HIOVDD にイナクティブ状態にします。リセットタイミング
については、45 ページの 7.3「リセットタイミング」
を参照してください。
PWM2
O
138
M12
OLT2T
IOVDD
この出力端子は、PWM 出力用です。
PWM1
O
139
M13
OLT2T
IOVDD
この出力端子は、PWM 出力用です。
TCK
I
148
K11
ICSU1T
IOVDD
この入力端子は、境界スキャンテストで使用される
JTAGインタフェース端子です。通常動作の場合、こ
の端子は未接続のままにしてください。
22
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
表 5-9 その他の端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
セル
電源
説明
TMS
I
150
K12
ICSU1T
IOVDD
この入力端子は、境界スキャンテストで使用される
JTAGインタフェース端子です。通常動作の場合、こ
の端子は未接続のままにしてください。
TDI
I
149
L16
ICSU1T
IOVDD
この入力端子は、境界スキャンテストで使用される
JTAGインタフェース端子です。通常動作の場合、こ
の端子は未接続のままにしてください。
TDO
O
147
L15
OLT3
IOVDD
この出力端子は、境界スキャンテストで使用される
JTAGインタフェース端子です。通常動作の場合、こ
の端子は未接続のままにしてください。
TRST
I
151
K13
ICSU2T
IOVDD
この入力端子は、境界スキャンテストで使用される
JTAGインタフェース端子です。通常動作の場合、こ
の端子は VSS または RESET# 端子に接続してくだ
さい。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
23
5. 端子
5.3.8
電源およびグラウンド
表 5-10 電源およびグラウンドの端子説明
端子名
端子
タイプ
QFP
端子 #
PBGA
端子 #
16、50、 C12、D6、
80、113、 E1、E16、
142、181、 L2、M16、
206、241
N6、T12
セル
説明
P
コア電源
E2、G1、
J4、L5
P
ホストインタフェース用の電源
P
72、82、92 T4、T6、T8
P
パネル 1 インタフェース用の電源
PIO2VDD
P
101、111、 N9、R11、
121、129
R16、T14
P
パネル 2 インタフェース用の電源
SDVDD
P
P
SDRAM インタフェース用の電源
CM1VDD
P
P
カメラ 1 インタフェース用の電源
IOVDD
P
140
M14
P
SPI/I2S インタフェースおよびその他のいくつかの端子用の
電源
VSS
P
1、3、15、
29、38、
49、64、
71、81、
91、102、
112、122、
130、141、
152、164、
174、180、
187、196、
207、209、
219、239
A1、A16、
B12、C2、
C7、D11、
E13、E15、
F4、G13、
H5、H8、
H9、J8、
J9、K14、
L4、L13、
M10、N4、
N8、P6、
R13、T1、
T16
P
共通グラウンド
OSCVDD
P
250
B5
P
発振器用の電源。
OSCVDD は COREVDD と同じ電圧でなければなりません。
OSCVSS
P
247
B6
P
発振器用のグラウンド
PLL1VDD
P
256
B2
P
PLL1 用の電源
PLL1VSS
P
254
B3
P
PLL1 用のグラウンド
PLL2VDD
P
253
A3
P
PLL2 用の電源
PLL2VSS
P
251
B4
P
PLL2 用のグラウンド
COREVDD
P
HIOVDD
P
PIO1VDD
24
14、28、
40、51
165、175、 A15、B10、
188、195、 D14、E11、
205、220
F16、H14
234
E7
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.4
コンフィギュレーション端子
S1D13515/S2D13515 には 3 つの専用コンフィギュレーション端子があります。
CNF[2:0] は、以下の表に基づいて High または Low にプルする必要があります。
表 5-11 コンフィギュレーション端子の一覧
CNF[2:0]
CNF2
CNF1
CNF0
1（VDD に接続）
0（VSS に接続）
CNF[2:1] は、他のホストインタフェース端子と組み合わせてホストバスインタフェースを選
択するのに使用します。可能なホストバスインタフェースの一覧については、26 ページの表
5-12「ホストインタフェース構成の一覧」を参照してください。
OSCI が入力クロック 1 のソースです。
CLKI が入力クロック 1 のソースです。
ホストバスインタフェースは CNF[2:1] 端子とホストインタフェース端子（選択
するホストバスインタフェースに対して通常使用されない端子）の組み合わせを
使用して選択されます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
25
5. 端子
表 5-12 ホストインタフェース構成の一覧
MPC555/TI
CNF1
8 ビット／
16 ビット
CNF2
ダイレクト／
インダイレクト
シリアル
タイプ
パラレルタイプ [2:0]
CNF3
CNF4
CNF5
CNF6
CNF7
ホストインタフェース
0
—
0
0 (TEA#)
0 (BDIP#)
0 (BURST#)
0 (AB3)
—
インダイレクト、8 ビット、Intel80 タ
イプ 1
0
—
0
0 (TEA#)
0 (BDIP#)
0 (BURST#)
1 (AB3)
—
インダイレクト、8 ビット、Intel80 タ
イプ 2
0
—
0
0 (TEA#)
0 (BDIP#)
1 (BURST#)
0 (AB3)
—
Reserved
0
—
0
0 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB3)
0 (AB4)
Reserved
0
—
0
0 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB3)
1 (AB4)
Reserved
0
—
0
0 (TEA#)
1 (BDIP#)
0 (BURST#)
0 (AB3)
—
インダイレクト、8 ビット、NEC V850
タイプ 1
0
—
0
0 (TEA#)
1 (BDIP#)
0 (BURST#)
1 (AB3)
—
インダイレクト、8 ビット、NEC V850
タイプ 2
0
—
0
0 (TEA#)
1 (BDIP#)
1 (BURST#)
0 (AB3)
—
インダイレクト、8 ビット、ルネサス
SH4
0
—
1
0 (TEA#)
0 (BDIP#)
0 (BURST#)
0 (AB3)
—
インダイレクト、16 ビット、Intel80
タイプ 1
0
—
1
0 (TEA#)
0 (BDIP#)
0 (BURST#)
1 (AB3)
—
インダイレクト、16 ビット、Intel80
タイプ 2
0
—
1
0 (TEA#)
0 (BDIP#)
1 (BURST#)
0 (AB3)
—
0
—
1
0 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB3)
0 (AB4)
0
—
1
0 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB3)
1 (AB4)
Reserved
SPI（2 ストリーム）
Reserved
0
—
1
0 (TEA#)
1 (BDIP#)
0 (BURST#)
0 (AB3)
—
インダイレクト、16 ビット、NEC
V850 タイプ 1
0
—
1
0 (TEA#)
1 (BDIP#)
0 (BURST#)
1 (AB3)
—
インダイレクト、16 ビット、NEC
V850 タイプ 2
0
—
1
0 (TEA#)
1 (BDIP#)
1 (BURST#)
0 (AB3)
—
インダイレクト、16 ビット、ルネサ
ス SH4
0
—
0
1 (TEA#)
0 (BDIP#)
0 (BURST#)
0 (BE1#)
—
ダイレクト、8 ビット、Intel80 タイプ 1
0
—
0
1 (TEA#)
0 (BDIP#)
0 (BURST#)
1 (BE1#)
—
ダイレクト、8 ビット、Intel80 タイプ 2
0
—
0
1 (TEA#)
0 (BDIP#)
1 (BURST#)
0 (BE1#)
—
Reserved
0
—
0
1 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (BE1#)
0 (AB4)
Reserved
0
—
0
1 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (BE1#)
1 (AB4)
Reserved
0
—
0
1 (TEA#)
1 (BDIP#)
0 (BURST#)
0 (BE1#)
—
ダイレクト、8 ビット、NEC V850 タ
イプ 1
0
—
0
1 (TEA#)
1 (BDIP#)
0 (BURST#)
1 (BE1#)
—
ダイレクト、8 ビット、NEC V850 タ
イプ 2
0
—
0
1 (TEA#)
1 (BDIP#)
1 (BURST#)
0 (BE1#)
—
ダイレクト、8 ビット、ルネサス SH4
0
—
1
1 (TEA#)
0 (BDIP#)
0 (BURST#)
0 (AB0)
—
ダイレクト、
16 ビット、
Intel80 タイプ 1
0
—
1
1 (TEA#)
0 (BDIP#)
0 (BURST#)
1 (AB0)
—
ダイレクト、
16 ビット、
Intel80 タイプ 2
ダイレクト、16 ビット、Marvell
PXA3xx
0
—
1
1 (TEA#)
0 (BDIP#)
1 (BURST#)
0 (AB0)
—
0
—
1
1 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB0)
0 (AB4)
0
—
1
1 (TEA#)
0 (BDIP#)
1 (BURST#)
1 (AB0)
1 (AB4)
SPI
I2C
0
—
1
1 (TEA#)
1 (BDIP#)
0 (BURST#)
0 (AB0)
—
ダイレクト、16 ビット、NEC V850
タイプ 1
0
—
1
1 (TEA#)
1 (BDIP#)
0 (BURST#)
1 (AB0)
—
ダイレクト、16 ビット、NEC V850
タイプ 2
0
—
1
1 (TEA#)
1 (BDIP#)
1 (BURST#)
0 (AB0)
—
ダイレクト、16 ビット、ルネサス SH4
1
0
—
0 (AB0)
—
—
—
—
インダイレクト、16 ビット、
TI TMS470
1
0
—
1 (AB0)
—
—
—
—
ダイレクト、16 ビット、TI TMS470
1
1
—
0 (BE1#)
—
—
—
—
1
1
—
1 (BE1#)
—
—
—
—
26
EPSON
インダイレクト、16 ビット、MPC555
（リトルエンディアンのみ )
ダイレクト、16 ビット、MPC555
（リトルエンディアンのみ )
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.5
ホストインタフェースの端子マッピング
表 5-13 ホストインタフェースの端子マッピング 1
Intel80 タイプ 1
16 ビット
インダイレクト
D15
Intel80 タイプ 2
16 ビット
インダイレクト
D15
DB14
D14
D14
DB13
D13
D13
DB12
D12
D12
DB11
D11
D11
DB10
D10
D10
DB9
D9
D9
DB8
D8
D8
D7
D7
S1D13515/
S2D13515
端子
DB15
DB7
Intel80 タイプ 1
8 ビット
インダイレクト
D7
Intel80 タイプ 2
8 ビット
インダイレクト
NEC V850 タイプ 1 NEC V850 タイプ 2
8 ビット
8 ビット
インダイレクト
インダイレクト
D7
D7
D7
ルネサス SH4
8 ビット
インダイレクト
D7
DB6
D6
D6
D6
D6
D6
D6
D6
DB5
D5
D5
D5
D5
D5
D5
D5
DB4
D4
D4
D4
D4
D4
D4
D4
DB3
D3
D3
D3
D3
D3
D3
D3
DB2
D2
D2
D2
D2
D2
D2
D2
DB1
D1
D1
D1
D1
D1
D1
D1
DB0
D0
D0
D0
D0
D0
D0
D0
M/R#
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
AB20
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
AB19
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
AB18
KPR3
KPR3
KPR3
KPR3
KPR3
KPR3
KPR3
AB17
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
AB16
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
AB15
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
AB14
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
AB13
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
AB12
KPC4
KPC4
KPC4
KPC4
KPC4
KPC4
KPC4
AB11
PEDST0
PEDST0
PEDST0
PEDST0
PEDST0
PEDST0
PEDST0
PEDST1
AB10
PEDST1
PEDST1
PEDST1
PEDST1
PEDST1
PEDST1
AB9
PEDST2
PEDST2
PEDST2
PEDST2
PEDST2
PEDST2
PEDST2
AB8
PEDCLK
PEDCLK
PEDCLK
PEDCLK
PEDCLK
PEDCLK
PEDCLK
AB7
PEDSIO
PEDSIO
PEDSIO
PEDSIO
PEDSIO
PEDSIO
PEDSIO
AB6
PEDCPCO
PEDCPCO
PEDCPCO
PEDCPCO
PEDCPCO
PEDCPCO
PEDCPCO
AB5
AB4
AB3
0（CNF6 として） 1（CNF6 として） 0（CNF6 として）
AB2
1（CNF6 として） 0（CNF6 として） 0（CNF6 として） 1（CNF6 として）
A2
A2
AB1
A1
A1
A1
A1
A1
AB0
A0
A0
A0
A0
A0
CLK
CLK
CLK
BUSCLK
BS#
A1
A1
BS#
WAIT#
WAIT#
WAIT#
WAIT#
WAIT#
RDY#
WAIT#
WAIT#
RD#
RD#
RD#
DSTB#
RD#
RD#
RD#
RD#
RD/WR#
WE#
WR#
WE#
CS#
CS#
CS#
CS#
CS#
0
WE#
0
WE#
R/W#
CS#
CS#
CS#
1
BE1#
BE0#
WE#
WR#
BURST#
0（CNF5 として） 0（CNF5 として） 0（CNF5 として）
0（CNF5 として） 1（CNF5 として） 0（CNF5 として） 0（CNF5 として）
BDIP#
0（CNF4 として） 0（CNF4 として） 1（CNF4 として）
1（CNF4 として） 1（CNF4 として） 0（CNF4 として） 0（CNF4 として）
TEA#
0（CNF3 として） 0（CNF3 として） 0（CNF3 として）
0
0
0
0（CNF3 として） 0（CNF3 として） 0（CNF3 として） 0（CNF3 として）
0
0
1
1
CNF2
CNF1
0
0
0
0
これらの端子はインタフェースを選択します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
0
0
0
これらの端子はインタフェースに対して使用されません。
EPSON
27
5. 端子
表 5-14 ホストインタフェースの端子マッピング 2
S1D13515/
S2D13515
端子
DB15
SPI
（2 ストリーム）
C1RIN5
NEC V850 タイプ 1 NEC V850 タイプ 2
16 ビット
16 ビット
インダイレクト
インダイレクト
D15
D15
ルネサス SH4
16 ビット
インダイレクト
D15
Intel80 タイプ 1
8 ビット
ダイレクト
Intel80 タイプ 2
8 ビット
ダイレクト
NEC V850 タイプ 1
8 ビット
ダイレクト
DB14
C1GIN7
D14
D14
DB13
C1GIN6
D13
D13
D14
D13
PEDST0
PEDST0
PEDST0
DB12
C1GIN5
D12
D12
D12
PEDST1
PEDST1
PEDST1
DB11
C1BIN7
D11
D11
D11
PEDST2
PEDST2
PEDST2
DB10
C1BIN6
D10
D10
D10
PEDCLK
PEDCLK
PEDCLK
DB9
C1BIN5
D9
D9
D9
PEDSIO
PEDSIO
PEDSIO
DB8
C1RIN4
D8
D8
D8
PEDCPCO
PEDCPCO
PEDCPCO
DB7
C1RIN3
D7
D7
D7
D7
D7
D7
DB6
C1RIN2
D6
D6
D6
D6
D6
D6
DB5
C1GIN4
D5
D5
D5
D5
D5
D5
DB4
C1GIN3
D4
D4
D4
D4
D4
D4
DB3
C1GIN2
D3
D3
D3
D3
D3
D3
DB2
C1BIN4
D2
D2
D2
D2
D2
D2
DB1
C1BIN3
D1
D1
D1
D1
D1
D1
DB0
C1BIN2
D0
D0
D0
D0
D0
D0
M/R#
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
M/R#
M/R#
M/R#
AB20
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
A20
A20
A20
AB19
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
A19
A19
A19
AB18
KPR3
KPR3
KPR3
KPR3
A18
A18
A18
AB17
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
A17
A17
A17
AB16
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
A16
A16
A16
AB15
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
A15
A15
A15
AB14
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
A14
A14
A14
AB13
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
A13
A13
A13
AB12
KPC4
KPC4
KPC4
KPC4
A12
A12
A12
AB11
PEDST0
PEDST0
PEDST0
PEDST0
A11
A11
A11
AB10
PEDST1
PEDST1
PEDST1
PEDST1
A10
A10
A10
AB9
PEDST2
PEDST2
PEDST2
PEDST2
A9
A9
A9
AB8
PEDCLK
PEDCLK
PEDCLK
PEDCLK
A8
A8
A8
AB7
PEDSIO
PEDSIO
PEDSIO
PEDSIO
A7
A7
A7
AB6
PEDCPCO
PEDCPCO
PEDCPCO
PEDCPCO
A6
A6
A6
A5
AB5
SPICLKSEL
A5
A5
AB4
0（CNF7 として）
A4
A4
A4
AB3
1（CNF6 として） 0（CNF6 として）
C1HSIN
A2
A3
A3
A3
A2
A2
A2
A1
A1
A1
A0
A0
AB2
AB1
C1VSIN
AB0
C1DEIN
BUSCLK
1（CNF6 として） 0（CNF6 として）
A2
A2
A1
A1
A1
CLK
CLK
CLK
A0
CLK
BS#
BS#
C1PCLKIN
WAIT#
HSDO
WAIT#
WAIT#
RDY#
WAIT#
WAIT#
WAIT#
RD#
C1RIN7
DSTB#
RD#
RD#
RD#
RD#
DSTB#
RD/WR#
HSDI
R/W#
CS#
HSCS#
CS#
CS#
CS#
BE1#
C1RIN6
0
WR#
WR#
HSCK
0
WR#
WR#
BE0#
WE#
CS#
R/W#
CS#
CS#
0（CNF6 として） 1（CNF6 として） 0（CNF6 として）
WE#
BURST#
1（CNF5 として） 0（CNF5 として）
0（CNF5 として） 1（CNF5 として） 0（CNF5 として） 0（CNF5 として） 0（CNF5 として）
BDIP#
0（CNF4 として） 1（CNF4 として）
1（CNF4 として） 1（CNF4 として） 0（CNF4 として） 0（CNF4 として） 1（CNF4 として）
TEA#
0（CNF3 として） 0（CNF3 として）
1
1
0（CNF3 として） 0（CNF3 として） 1（CNF3 として） 1（CNF3 として） 1（CNF3 として）
1
1
0
0
0
CNF2
CNF1
0
0
0
0
これらの端子はインタフェースを選択します。
28
0
0
0
これらの端子はインタフェースに対して使用されません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
表 5-15 ホストインタフェースの端子マッピング 3
NEC V850 タイプ 2
8 ビット
ダイレクト
ルネサス SH4
8 ビット
ダイレクト
Intel80 タイプ 1
16 ビット
ダイレクト
D15
D14
D14
DF_IO14
DB13
PEDST0
PEDST0
D13
D13
DF_IO13
DB12
PEDST1
PEDST1
D12
D12
DF_IO12
DB11
PEDST2
PEDST2
D11
D11
DF_IO11
DB10
PEDCLK
PEDCLK
D10
D10
DF_IO10
S1D13515/
S2D13515
端子
DB15
DB14
Intel80 タイプ 2
16 ビット
ダイレクト
D15
Marvell PXA3xx
16 ビット
ダイレクト
DF_IO15
SPI
I2C
DB9
PEDSIO
PEDSIO
D9
D9
DF_IO9
DB8
PEDCPCO
PEDCPCO
D8
D8
DF_IO8
DB7
D7
D7
D7
D7
DF_IO7
DB6
D6
D6
D6
D6
DF_IO6
SLADDR6
DB5
D5
D5
D5
D5
DF_IO5
SLADDR5
DB4
D4
D4
D4
D4
DF_IO4
SLADDR4
DB3
D3
D3
D3
D3
DF_IO3
SLADDR3
DB2
D2
D2
D2
D2
DF_IO2
SLADDR2
DB1
D1
D1
D1
D1
DF_IO1
SLADDR1
DB0
D0
D0
D0
D0
DF_IO0
M/R#
M/R#
M/R#
M/R#
M/R#
GPIO9/KPR0
GPIO9/KPR0
GPIO9/KPR0
AB20
A20
A20
A20
A20
GPIO10/KPR1
GPIO10/KPR1
GPIO10/KPR1
AB19
A19
A19
A19
A19
GPIO12/KPR2
GPIO12/KPR2
GPIO12/KPR2
AB18
A18
A18
A18
A18
KPR3
KPR3
KPR3
AB17
A17
A17
A17
A17
GPIO8/KPR4
GPIO8/KPR4
GPIO8/KPR4
AB16
A16
A16
A16
A16
GPIO13/KPC0
GPIO13/KPC0
GPIO13/KPC0
AB15
A15
A15
A15
A15
GPIO14/KPC1
GPIO14/KPC1
GPIO14/KPC1
AB14
A14
A14
A14
A14
GPIO15/KPC2
GPIO15/KPC2
GPIO15/KPC2
AB13
A13
A13
A13
A13
GPIO11/KPC3
GPIO11/KPC3
GPIO11/KPC3
AB12
A12
A12
A12
A12
KPC4
KPC4
KPC4
AB11
A11
A11
A11
A11
PEDST0
PEDST0
PEDST0
AB10
A10
A10
A10
A10
PEDST1
PEDST1
PEDST1
AB9
A9
A9
A9
A9
PEDST2
PEDST2
PEDST2
AB8
A8
A8
A8
A8
PEDCLK
PEDCLK
PEDCLK
AB7
A7
A7
A7
A7
PEDSIO
PEDSIO
PEDSIO
AB6
A6
A6
A6
A6
nLUA
PEDCPCO
PEDCPCO
AB5
A5
A5
A5
A5
nLLA
SPICLKSEL
I2CCLKSEL
AB4
A4
A4
A4
A4
DF_ADDR3
AB3
A3
A3
A3
A3
DF_ADDR2
AB2
A2
A2
A2
A2
DF_ADDR1
AB1
A1
A1
A1
A1
DF_ADDR0
AB0
A0
A0
BUSCLK
CLK
CLK
WAIT#
WAIT#
RDY#
RD#
RD#
BS#
0（CNF7 として） 1（CNF7 として）
0（CNF6 として） 1（CNF6 として） 0（CNF6 として） 1（CNF6 として） 1（CNF6 として）
BS#
RD/WR#
SLADDR0
PEDCPCO
WAIT#
WAIT#
RD#
RD#
RD#
WR#
WE#
RDY
HSDA
HSDO
DF_nOE
DF_nWE
HSDI
CS#
HSCS#
CS#
CS#
CS#
CS#
CS#
BE1#
1（CNF6 として）
WR#
0（CNF6 として）
UBE#
WEU#
nBE1
BE0#
ULE#
WEL#
nBE0
BURST#
0（CNF5 として）
1（CNF5 として） 0（CNF5 として） 0（CNF5 として） 1（CNF5 として） 1（CNF5 として） 1（CNF5 として）
BDIP#
1（CNF4 として）
1（CNF4 として） 0（CNF4 として） 0（CNF4 として） 0（CNF4 として） 0（CNF4 として） 0（CNF4 として）
TEA#
1（CNF3 として）
0
1（CNF3 として） 1（CNF3 として） 1（CNF3 として） 1（CNF3 として） 1（CNF3 として） 1（CNF3 として）
0
1
1
1
1
1
CNF2
CNF1
0
0
0
0
これらの端子はインタフェースを選択します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
0
HSCK
0
HSCL
0
これらの端子はインタフェースに対して使用されません。
EPSON
29
5. 端子
注
DB[6:0] の I2C スレーブアドレスは RESET# の立ち上がりエッジでラッチされます。Reserved の I2C ス
レーブアドレスはサポートされていません。詳細については、557 ページの 21.11「I2C ホストインタ
フェース」を参照してください。I2C スレーブアドレスのいかなる変更もハードウェアの RESET# が必
要です。
30
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
表 5-16 ホストインタフェースの端子マッピング 4
S1D13515/
S2D13515
端子
NEC V850 タイプ 1 NEC V850 タイプ 2
16 ビット
16 ビット
ダイレクト
ダイレクト
ルネサス SH4
16 ビット
ダイレクト
TI TMS470
16 ビット
インダイレクト
TI TMS470
16 ビット
ダイレクト
MPC555
MPC555
16 ビット
16 ビット
ダイレクト
インダイレクト
リトルエンディアリトルエンディア
ン
ン
D0
D0
DB15
D15
D15
D15
D15
D15
DB14
D14
D14
D14
D14
D14
D1
D1
DB13
D13
D13
D13
D13
D13
D2
D2
DB12
D12
D12
D12
D12
D12
D3
D3
DB11
D11
D11
D11
D11
D11
D4
D4
DB10
D10
D10
D10
D10
D10
D5
D5
DB9
D9
D9
D9
D9
D9
D6
D6
DB8
D8
D8
D8
D8
D8
D7
D7
DB7
D7
D7
D7
D7
D7
D8
D8
DB6
D6
D6
D6
D6
D6
D9
D9
DB5
D5
D5
D5
D5
D5
D10
D10
DB4
D4
D4
D4
D4
D4
D11
D11
DB3
D3
D3
D3
D3
D3
D12
D12
DB2
D2
D2
D2
D2
D2
D13
D13
DB1
D1
D1
D1
D1
D1
D14
D14
DB0
D0
D0
D0
D0
D0
D15
D15
M/R#
M/R#
M/R#
M/R#
GPIO9/KPR0
M/R#
GPIO9/KPR0
M/R#
GPIO10/KPR1
A11
A19
GPIO12/KPR2
A12
AB20
A20
A20
A20
GPIO10/KPR1
AB19
A19
A19
A19
GPIO12/KPR2
AB18
A18
A18
A18
KPR3
A18
KPR3
A13
AB17
A17
A17
A17
GPIO8/KPR4
A17
GPIO8/KPR4
A14
AB16
A16
A16
A16
GPIO13/KPC0
A16
GPIO13/KPC0
A15
AB15
A15
A15
A15
GPIO14/KPC1
A15
GPIO14/KPC1
A16
AB14
A14
A14
A14
GPIO15/KPC2
A14
GPIO15/KPC2
A17
AB13
A13
A13
A13
GPIO11/KPC3
A13
GPIO11/KPC3
A18
AB12
A12
A12
A12
KPC4
A12
KPC4
A19
AB11
A11
A11
A11
PEDST0
A11
PEDST0
A20
AB10
A10
A10
A10
PEDST1
A10
PEDST1
A21
AB9
A9
A9
A9
PEDST2
A9
PEDST2
A22
AB8
A8
A8
A8
PEDCLK
A8
PEDCLK
A23
AB7
A7
A7
A7
PEDSIO
A7
PEDSIO
A24
AB6
A6
A6
A6
PEDCPCO
A6
PEDCPCO
A25
AB5
A5
A5
A5
A5
A26
AB4
A4
A4
A4
A4
A27
AB3
A3
A3
A3
A3
AB2
A2
A2
A2
A2
A2
A29
AB1
A1
A1
A1
A1
A1
A30
AB0
BUSCLK
0（CNF6 として）
CLK
WAIT#
WAIT#
WAIT#
RDY#
TA#
TA#
TA#
TA#
RD#
DSTB#
RD#
RD#
OE#
OE#
1
TSIZ0
RD/WR#
R/W#
RD/WR#
RD/WR#
RD/WR#
RD/WR#
CS#
CS#
CS#
CS#
CS#
CS#
CS#
CS#
BE1#
UBEN#
WRH#
WE1#
0
UB#
BE0#
LBEN#
WRL#
WE0#
0
LB#
BS#
TS#
TS#
1（CNF6 として） 0（CNF6 として） 0（CNF3 として） 1（CNF3 として）
CLK
CLK
CLK
CLK
A28
A29
A30
A31
CLK
CLK
0（CNF3 として） 1（CNF3 として）
0
TSIZ1
TS#
TS#
BURST#
0（CNF5 として）
0（CNF5 として） 1（CNF5 として）
BURST#
BURST#
BURST#
BURST#
BDIP#
1（CNF4 として）
1（CNF4 として） 1（CNF4 として）
BDIP#
BDIP#
BDIP#
BDIP#
BS#
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
31
5. 端子
表 5-16 ホストインタフェースの端子マッピング 4
S1D13515/
S2D13515
端子
NEC V850 タイプ 1 NEC V850 タイプ 2
16 ビット
16 ビット
ダイレクト
ダイレクト
CNF2
1（CNF3 として）
1
CNF1
0
TEA#
ルネサス SH4
16 ビット
ダイレクト
1（CNF3 として） 1（CNF3 として）
1
1
0
TI TMS470
16 ビット
ダイレクト
ERR_ACK#
ERR_ACK#
0
0
1
1
1
1
1
1
0
これらの端子はインタフェースに対して使用されませ
ん。
これらの端子はインタフェースを選択します。
32
MPC555
MPC555
16 ビット
16 ビット
ダイレクト
インダイレクト
リトルエンディアリトルエンディア
ン
ン
TEA#
TEA#
TI TMS470
16 ビット
インダイレクト
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
5.6
LCD ／カメラ 2 の端子マッピング
FP1IO[23:0] 端子は主に、LCD1 インタフェースまたはカメラ 2 インタフェースで使用されます。ただし、
これらの端子は、LCD2 上の EID 社製ダブルスクリーンパネル、キーパッドインタフェース、または
GPIO でも使用することができます。これらのケースでは、各インタフェースの端子マッピングは、以下
の表に示すとおりに変更されます。
表 5-17 FP1IO の端子マッピングの一覧（LCD1 ／カメラ 2）
LCD1 上の汎用 TFT/TFD
（REG[4000h] のビット 3 ＝ 0）
LCD2 は FP1 端子を使用しない
（注 1）
カメラ 2 のインタフェース
（REG[4000h] のビット 3 ＝ 1）
LCD2 は FP1 端子を使用
（注 2）
LCD2 は FP1 端子を使用しない
（注 1）
LCD2 は FP1 端子を使用
（注 2）
S1D13515/
RGB データ
RGB データ
RGB 4:4:4
RGB 5:6:5
8 ビットカメラ
8 ビットカメラ
S2D13515
RGB 5:5:5
RGB 6:6:6
ストリーム
ストリーム
（SCI 付き）
（SCI 付き）
（REG[0D46h]
（REG[0D46h]
端子
（REG[4000h] の
（REG[4000h] の
（REG[0D46h]
（REG[0D46h]
（REG[4000h] の
（REG[4000h] の
の
の
ビット 2 ＝ 0）
ビット 2 ＝ 0）
の
の
ビット 2 ＝ 1）ビット 2 ＝ 0）
ビット 2 ＝ 1）
ビット 2 ＝ 0）
ビット 2 ＝ 1）
ビット 2 ＝ 1）
FP1 Mode
0
1
2
3
5
4
7
6
FP1IO0
R7
R7
R7
R7
CM2DAT0
C2RIN7
CM2DAT0
C2RIN7
FP1IO1
R6
R6
R6
R6
CM2DAT1
C2RIN6
CM2DAT1
C2RIN6
FP1IO2
R5
R5
R5
R5
CM2DAT2
C2RIN5
CM2DAT2
C2RIN5
FP1IO3
G7
G7
G7
G7
CM2DAT3
C2GIN7
CM2DAT3
C2GIN7
FP1IO4
G6
G6
G6
G6
CM2DAT4
C2GIN6
CM2DAT4
C2GIN6
FP1IO5
G5
G5
G5
G5
CM2DAT5
C2GIN5
CM2DAT5
C2GIN5
FP1IO6
B7
B7
B7
B7
CM2DAT6
C2BIN7
CM2DAT6
C2BIN7
FP1IO7
B6
B6
B6
B6
CM2DAT7
C2BIN6
CM2DAT7
C2BIN6
FP1IO8
B5
B5
B5
B5
CM2CLKIN
C2BIN5
CM2CLKIN
C2BIN5
FP1IO9
R4
R4
R4
R4
CM2CLKOUT
C2RIN4
CM2CLKOUT
C2RIN4
FP1IO10
R3
R3
R3
SCS
CM2FIELD
C2RIN3
CM2FIELD
C2RIN3
FP1IO11
R2
SCS
POLGMA
POLGMA
KPR3
C2RIN2
POLGMA
POLGMA
FP1IO12
G4
G4
G4
G4
CM2VREF
C2GIN4
CM2VREF
C2GIN4
FP1IO13
G3
G3
G3
SCK
CM2HREF
C2GIN3
CM2HREF
C2GIN3
FP1IO14
G2
G2
DEXR
DEXR
KPR4/GPIO8
C2GIN2
DEXR
DEXR
FP1IO15
B4
B4
B4
B4
KPR0/GPIO9
C2BIN4
KPR0/GPIO9
C2BIN4
FP1IO16
B3
B3
B3
SDO
KPR1/GPIO10
C2BIN3
KPR1/GPIO10
C2BIN3
FP1IO17
B2
SCK
CPV
CPV
KPC3/GPIO11
C2BIN2
CPV
CPV
FP1IO18
GPIO6
SDA0
OE
OE
GPIO6
GPIO6
OE
OE
FP1IO19
GPIO7（注 3）
SDO
LED_DIM_OUT
LED_DIM_OUT
KPC4/GPIO7
GPIO7
LED_DIM_OUT
LED_DIM_OUT
FP1IO20
HSYNC
HSYNC
HSYNC
HSYNC
KPR2/GPIO12
C2HSIN
KPR2/GPIO12
C2HSIN
FP1IO21
VSYNC
VSYNC
VSYNC
VSYNC
KPC0/GPIO13
C2VSIN
KPC0/GPIO13
C2VSIN
FP1IO22
DE
DE
DE
DE
KPC1/GPIO14
C2DEIN
KPC1/GPIO14
C2DEIN
FP1IO23
PCLK
PCLK
PCLK
PCLK
KPC2/GPIO15
C2PCLKIN
KPC2/GPIO15
C2PCLKIN
この端子マッピングは、以下の場合に適用されます：
LCD2 が EID 社製ダブルスクリーンパネルでない（REG[4000h] のビット 5 ∼ 4 ＝ 00 または 10）
LCD2 が EID 社製ダブルスクリーンパネルで、TCON を無効にした状態（REG[4000h] のビット 5 ∼ 4 ＝ 01 お
よび REG[4040h] のビット 0= 0）
LCD2 が EID 社製ダブルスクリーンパネルで、I2C 端子で TCON を有効にした状態（REG[4000h] のビット 5 ∼
4 ＝ 01 および REG[4040h] のビット 0 ＝ 1 および REG[4000h] のビット 1 ＝ 1）
2. この端子マッピングは、以下の場合に適用されます：
LCD2 が EID 社製ダブルスクリーンパネルで、FP1 端子で TCON を有効にした状態（REG[4000h] のビット 5
∼ 4 ＝ 01 および REG[4040h] のビット 0 ＝ 1 および REG[4000h] のビット 1 ＝ 0）
3. GPIO7 は、FP1IO 端子を使用するようキーパッドインタフェースが設定されているときには利用できません
（REG[0186h] のビット 5 ＝ 1）。
1.
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
33
5. 端子
FP2IO[27:0] 端子は LCD2 インタフェースで使用されます。LCD2 インタフェースを汎用 TFT/TFD 用、
TCON を無効にした EID 社製ダブルスクリーン用（REG[4040h] のビット 0 ＝ 0）
、またはシャープ社製
DualView パネル用に構成しているときには、すべての LCD2 端子は FP2IO[27:0] 端子にマッピングする
ことができます。ただし、TCON を有効にした EID 社製ダブルスクリーン用に LCD2 を構成していると
きには（REG[4040h] のビット 0 ＝ 1）、追加の端子が必要となるため、FP1IO 端子または I2S/PWM1 端
子のいずれかを選択する必要があります。以下の表は、FP2IO の可能な端子マッピングを一覧で示して
います。
表 5-18 FP2IO の端子マッピングの一覧（LCD2）
S1D13515/
S2D13515
端子
FP2 モード
FP2IO0
FP2IO1
汎用 RGB、または TCON を無効にした
I2S 上で TCON を
FP1 上で TCON を
EID 社製ダブルスクリーン 2（REG[4000h] のビット 5 ∼ 4 ＝ 00）
有効にした EID 社製
有効にした EID 社製
または
ダブルスクリーン
シャープ社製
ダブルスクリーン
（REG[4000h] のビット 5 ∼ 4 ＝ 01 および
DualView
（REG[4000h] の
（REG[4000h] の
REG[4040h] のビット 0 ＝ 0）
（REG[4000h] の
ビット 5 ∼ 4 ＝ 01 およびビット 5 ∼ 4 ＝ 01 および
RGB 8:8:8
RGB 6:6:6
RGB 6:6:6
REG[4040h] のビット
ビット 5 ∼ 4 ＝ 10）
REG[4040h] のビット
（SCI なし）
（SCI 付き）
（SCI なし）
0 ＝ 1）および REG[4000h] 0 ＝ 1）および REG[4000h]
（REG[4000h] の
（REG[4000h] の
（REG[4000h] の
のビット 1 ＝ 1
のビット 1 ＝ 0
ビット 7 ∼ 6 ＝ 00）ビット 7 ∼ 6 ＝ 01）ビット 7 ∼ 6 ＝ 10）
0
1
2
3
3
4
R7
R7
R7
R7
R7
R7
R6
R6
R6
R6
R6
R6
FP2IO2
R5
R5
R5
R5
R5
R5
FP2IO3
G7
G7
G7
G7
G7
G7
FP2IO4
G6
G6
G6
G6
G6
G6
FP2IO5
G5
G5
G5
G5
G5
G5
FP2IO6
B7
B7
B7
B7
B7
B7
FP2IO7
B6
B6
B6
B6
B6
B6
FP2IO8
B5
B5
B5
B5
B5
B5
FP2IO9
R4
R4
R4
R4
R4
R4
FP2IO10
R3 / PEDST01
R3 / PEDST01
R3 / PEDST01
R3 / PEDST01
R3 / PEDST01
R3 / PEDST01
FP2IO11
R2 / PEDST1
1
1
1
1
1
R2 / PEDST11
FP2IO12
G4
G4
G4
G4
G4
G4
FP2IO13
G3 / PEDST21
G3 / PEDST21
G3 / PEDST21
G3 / PEDST21
G3 / PEDST21
G3 / PEDST21
FP2IO14
G2 / PEDCLK1
G2 / PEDCLK1
G2 / PEDCLK1
G2 / PEDCLK1
G2 / PEDCLK1
G2 / PEDCLK1
R2 / PEDST1
R2 / PEDST1
R2 / PEDST1
R2 / PEDST1
FP2IO15
B4
B4
B4
B4
B4
B4
FP2IO16
B3 / PEDCPCO1
B3 / PEDCPCO1
B3 / PEDCPCO1
B3 / PEDCPCO1
B3 / PEDCPCO1
B3 / PEDCPCO1
FP2IO17
B2 / PEDSIO1
B2 / PEDSIO1
B2 / PEDSIO1
B2 / PEDSIO1
B2 / PEDSIO1
B2 / PEDSIO1
FP2IO18
R1
SCS
GPIO0
ONA
ONA
VCOM
FP2IO19
R0
SCK
GPIO1
ONB
ONB
VCOMB
FP2IO20
G1
SDA0
GPIO2
ONC
ONC
SPR
FP2IO21
G0
SDO
GPIO3
OND
OND
SPL
FP2IO22
B1
GPIO4
GPIO4
VREVOUT
VREVOUT
GPIO4
GPIO5
FP2IO23
B0
GPIO5
GPIO5
HREVOUT
HREVOUT
FP2IO24
HSYNC
HSYNC
OHSYNC
EISF
EISF
LS
FP2IO25
VSYNC
VSYNC
OVSYNC
FLMF
FLMF
SPS
FP2IO26
DE
DE
ODE
STRB
STRB
CLS
FP2IO27
PCLK
PCLK
ODCK
ODCK
ODCK
CK
FP1IO11
—
POLGMA
—
—
FP1IO14
—
—
—
DEXR
—
—
FP1IO17
—
—
—
CPV
—
—
FP1IO18
—
—
—
OE
—
—
FP1IO19
—
—
—
LED_DIM_OUT
—
—
—
WSIO
—
—
—
—
POLGMA
SCKIO
—
—
—
—
DEXR
—
SDO
—
—
—
—
CPV
—
MCLKO
—
—
—
—
OE
—
PWM1
—
—
—
—
LED_DIM_OUT
—
34
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
5. 端子
REG[008Ah] のビット 1 が 1、選択したホストインタフェースがダイレクト 16 ビット、および選択したホストイン
タフェースが Marvell PXA3xx ダイレクト 16 ビットでない場合、これらの端子は C33PE デバッガインタフェース
（PED*）用に使用されます。
2. LCD2 が TCON を無効にした EID 社製ダブルスクリーンのとき、FP2IO[23:18] は Low に駆動されます。
1.
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
35
6. DC特性
6.
DC 特性
注
1. S1D13515/S2D13515 に電源電圧を加えるときには、H VDD よりも前に、あるいは同時に Core VDD を
チップに加えておく必要があります。そうでないとチップに損傷が生じるおそれがあります。
2. Core VDD、OSC VDD、および PLL VDD は、H VDD 以下でなければなりません。
表 6-1 絶対最大定格
記号
定格
単位
電源電圧
VSS − 0.3 ∼ 2.5
V
H VDD
電源電圧
VSS − 0.3 ∼ 4.0
V
OSC VDD
電源電圧
VSS − 0.3 ∼ 2.1
V
PLL VDD
電源電圧
VSS − 0.3 ∼ 2.1
V
VIN
入力電圧
VSS − 0.3 ∼ H VDD ＋ 0.5
V
VOUT
出力電圧
VSS − 0.3 ∼ H VDD ＋ 0.5
V
TSTG
保存温度
-65 ∼ 150
°C
Core VDD
パラメータ
表 6-2 推奨動作条件 1
記号
パラメータ
条件
Min
Typ
Max
単位
Core VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
H VDD-HIO
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-PIO1
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-PIO2
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-SD
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-CM1
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-IO
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
OSC VDD
電源電圧（注）
VSS ＝ 0V
1.65
1.8
1.95
V
PLL1 VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
PLL2 VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
VSS
—
Core VDD
V
VSS
—
IO VDD
V
S1D13515
-40
25
85
×C
S2D13515
-40
25
105
×C
VIN
入力電圧
TOPR
動作温度
注
OSC VDD は、CORE VDD と同じ電圧でなければなりません。
36
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
6. DC特性
表 6-3 推奨動作条件 2
記号
パラメータ
Min
Typ
Max
単位
VSS ＝ 0V
1.65
1.8
1.95
V
電源電圧
VSS ＝ 0V
2.3
2.5
2.7
V
H VDD-PIO1
電源電圧
VSS ＝ 0V
2.3
2.5
2.7
V
H VDD-PIO2
電源電圧
VSS ＝ 0V
2.3
2.5
2.7
V
H VDD-SD
電源電圧
VSS ＝ 0V
3.0
3.3
3.6
V
H VDD-CM1
電源電圧
VSS ＝ 0V
2.3
2.5
2.7
V
H VDD-IO
電源電圧
VSS ＝ 0V
2.3
2.5
2.7
V
Core VDD
電源電圧
H VDD-HIO
条件
OSC VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
PLL1 VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
PLL2 VDD
電源電圧
VSS ＝ 0V
1.65
1.8
1.95
V
VIN
入力電圧
VSS
—
Core VDD
V
TOPR
動作温度
VSS
—
IO VDD
V
S1D13515
-40
25
85
°C
S2D13515
-40
25
105
°C
Typ
23
—
—
—
—
—
—
—
—
—
—
—
50
100
50
100
—
—
—
Max
単位
µA
µA
µA
mA
mA
mA
mA
V
V
V
V
V
kΩ
kΩ
kΩ
kΩ
pF
pF
pF
表 6-4 電気的特性（VDD ＝ 3.3V 標準）
記号
IDDS
IIZ
IOZ
IOH2
IOH3
IOL2
IOL3
VIH
VIL
VT+
VTVH
パラメータ
静止電流
入力リーク電流
出力リーク電流
High レベル出力電流
High レベル出力電流
Low レベル出力電流
Low レベル出力電流
High レベル入力電圧
Low レベル入力電圧
ポジティブトリガ電圧
ネガティブトリガ電圧
ヒステリシス電圧
RPU
プルアップ抵抗
RPD
プルダウン抵抗
CI
CO
CIO
入力端子の静電容量
出力端子の静電容量
双方向端子の静電容量
条件
静止状態
VI ＝ 0V または VDD
VO ＝ 0V または VDD
VOH ＝ H VDD − 0.4V
H VDD ＝ min
VOL ＝ 0.4V
H VDD ＝ min
LVCMOS レベル、H VDD ＝ max
LVCMOS レベル、H VDD ＝ min
LVCMOS シュミット
LVCMOS シュミット
LVCMOS シュミット
VI ＝ 0V、タイプ 1
VI ＝ 0V、タイプ 2
VI ＝ H VDD、タイプ 1
VI ＝ H VDD、タイプ 2
F ＝ 1MHz、H VDD ＝ 0V
F ＝ 1MHz、H VDD ＝ 0V
F ＝ 1MHz、H VDD ＝ 0V
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
Min
-5
-5
-4
-8
4
8
2.2
-0.3
1.4
0.6
0.3
25
50
25
50
—
—
—
5
5
—
—
—
—
H VDD ＋ 0.3
0.8
2.7
1.8
—
120
240
120
240
8
8
8
37
6. DC特性
表 6-5 電気的特性（VDD ＝ 2.5V 標準）
記号
IDDS
IIZ
IOZ
IOH2
IOH3
IOL2
IOL3
VIH
VIL
VT+
VTVH
パラメータ
静止電流
入力リーク電流
出力リーク電流
High レベル出力電流
High レベル出力電流
Low レベル出力電流
Low レベル出力電流
High レベル入力電圧
Low レベル入力電圧
ポジティブトリガ電圧
ネガティブトリガ電圧
ヒステリシス電圧
RPU
プルアップ抵抗
RPD
プルダウン抵抗
CI
CO
CIO
入力端子の静電容量
出力端子の静電容量
双方向端子の静電容量
38
条件
Min
静止状態
VI ＝ 0V または VDD
VO ＝ 0V または VDD
VOH ＝ H VDD − 0.4V
H VDD ＝ min
VOL ＝ 0.4V
H VDD ＝ min
LVCMOS レベル、H VDD ＝ max
LVCMOS レベル、H VDD ＝ min
LVCMOS シュミット
LVCMOS シュミット
LVCMOS シュミット
VI ＝ 0V、タイプ 1
VI ＝ 0V、タイプ 2
VI ＝ H VDD、タイプ 1
VI ＝ H VDD、タイプ 2
F ＝ 1MHz、H VDD ＝ 0V
F ＝ 1MHz、H VDD ＝ 0V
F ＝ 1MHz、H VDD ＝ 0V
-5
-5
-3
-6
3
6
1.7
-0.2
0.8
0.5
0.3
35
70
35
70
—
—
—
EPSON
Typ
23
—
—
—
—
—
—
—
—
—
—
—
70
140
70
140
—
—
—
Max
5
5
—
—
—
—
H VDD ＋ 0.2
0.7
1.9
1.3
—
175
350
175
350
8
8
8
単位
µA
µA
µA
mA
mA
mA
mA
V
V
V
V
V
kΩ
kΩ
kΩ
kΩ
pF
pF
pF
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
AC 特性
7.
条件：
7.1
7.1.1
IO VDD ＝ 3.3V ± 10%
Core VDD ＝ 1.8V ± 10%
TA ＝ -40 ∼ 105 ℃
すべての入力について Trise と Tfall は <5ns（10% ∼ 90%）でなければなりません。
CL ＝ 30pF（ただしホストインタフェース（50pF）と SDRAM インタフェース（15 pF）
は除く）
クロックタイミング
入力クロック
t
t
PWH
PWL
90%
V
IH
VIL
10%
t
tr
T
f
OSC
図 7-1 OSC/CLKI のクロック要件
表 7-1 クロック入力として使用するときの OSC/CLKI のクロック要件
記号
パラメータ
Min
Typ
Max
単位
fOSC
発振器用の入力クロック周波数
20
—
40
MHz
TOSC
発振器用の入力クロック周期
—
1/fOSC
—
ns
fCLKI
CLKI 用の入力クロック周波数
5
—
100
MHz
TCLKI
CLKI 用の入力クロック周期
—
1/fCLKI
—
ns
tPWH
入力クロックの High パルス幅
0.4
—
0.6
TOSC
tPWL
入力クロックの Low パルス幅
0.4
—
0.6
TOSC
tf
入力クロックの立ち下がり時間（10% ∼ 90%）
—
—
0.2
TOSC
tr
入力クロックの立ち上がり時間（10% ∼ 90%）
—
—
0.2
TOSC
-150
—
150
ps
tjitter
入力クロックのジッタ
表 7-2 水晶発振器の入力として使用するときの OSC のクロック要件
記号
パラメータ
Min
Typ
Max
単位
fOSC
発振器用の入力クロック周波数
20
—
40
MHz
TOSC
発振器用の入力クロック周期
—
1/fOSC
—
ns
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
39
7. AC特性
7.1.2
内部クロック
表 7-3 内部クロック要件
記号
パラメータ
Min
Max
単位
fSDRAMCLK
SDRAM クロックの周波数
—
100
MHz
fSYSCLK
システムクロックの周波数
—
50
MHz
内部クロックの詳細については、126 ページの 9.「クロック」を参照してください。
注
XGA（1024 × 768）パネルに対応するためには、SDRAM クロックの周波数は 100MHz でなければなり
ません。詳細については 470 ページの 13.「表示サブシステム」を参照してください。
40
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.1.3
PLL クロック
PLL 回路はアナログ回路であるため、入力クロック波形や電源に含まれるノイズに非常に敏感です。ク
ロックや供給電源に含まれるノイズによって、PLL 回路の動作が不安定になったり、ジッタを増大させ
たりするおそれがあります。
ノイズの制約のため、PLL の電源トレースや電源プレーンは、他の電源のトレースやプレーンと分離す
ることを強く推奨します。またフィルタリングを使用して、
できるだけ電源をきれいにしてください。入
力クロック波形のジッタはできるだけ少なくなるようにしてください。
PLL のイネーブル
200ms
ロックイン時間
PLL の安定
5 ∼ 100MHz
基準クロック
PLL xxMHz 出力（xx ＝ 20 ∼ 200MHz）
ジッタ（ns）
ロックイン時間
200ms
時間（ms）
PLL 周波数は、OFF 状態の周波数からプログラムした周波数まで上昇します。
最小クロックジッタを保証するには、安定化のために 200ms が必要です。
図 7-2 PLL 起動時間
表 7-4 PLL クロック要件
記号
パラメータ
Min
Max
単位
fPLL
PLL 出力クロックの周波数
20
200
MHz
tPStal
PLL 出力の安定時間
—
200
µs
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
41
7. AC特性
7.2
7.2.1
電源シーケンス
電源構成
S1D13515/S2D13515
HIOVDD
IOVDD
PIO1VDD
PIO2VDD
SDVDD
CM1VDD
COREVDD
VSS
OSCVDD
OSCVSS
PLLVDD1
PLLVSS1
PLLVDD2
PLLVSS2
図 7-3 内部電源構成
42
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.2.2
電源投入シーケンス
COREVDD
PLLVDD1
PLLVDD2
OSCVDD
HIOVDD
IOVDD
PIO1VDD
PIO2VDD
SDVDD
CM1VDD
t1
約 0.8V
t2
RESET#
図 7-4 電源投入シーケンス
表 7-5 電源投入シーケンス
記号
パラメータ
Min
Max
単位
t1
COREVDD、OSCVDD、 PLLVDD1、 PLLVDD2 がオンになってから
HIOVDD、IOVDD、PIO1VDD、PIO2VDD、SDVDD、CM1VDD がオ
ンになるまでの遅延
0
500
ms
t2
HIOVDD、IOVDD、PIO1VDD、PIO2VDD、SDVDD、CM1VDD がオ
ンになってから RESET# がネゲートされるまで
55
—
ns
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
43
7. AC特性
7.2.3
電源切断シーケンス
COREVDD
PLLVDD1
PLLVDD2
OSCVDD
t1
HIOVDD
IOVDD
PIO1VDD
PIO2VDD
SDVDD
CM1VDD
約 0.8V
図 7-5 電源切断シーケンス
表 7-6 電源切断シーケンス
記号
パラメータ
Min
Max
単位
t1
HIOVDD、IOVDD、PIO1VDD、PIO2VDD、SDVDD、CM1VDD がオ
フになってから COREVDD、OSCVDD、 PLLVDD1、 PLLVDD2 がオ
フになるまでの遅延
0
500
ms
44
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
リセットタイミング
7.3
t1
t2
RESET#
図 7-6 S1D13515/S2D13515 のリセットタイミング
表 7-7 S1D13515/S2D13515 のリセットタイミング
記号
1.
2.
パラメータ
Min
Max
単位
t1
無視されるリセットパルス幅
—
20
ns
t2
アクティブリセットパルス幅
55
—
ns
リセットパルス幅が t1max 未満の場合、そのリセットパルスは無視されます。リセットパルス幅が t1max と t2min
の範囲にある場合、リセットが効力を発揮する保証はありません。リセットが確実に効力を発揮するためには、リ
セットパルス幅が、t2min より大きくなければなりません。
発振器を使用してシステムクロックのクロックソースを供給するときには（CNF ＝ 1）、RESET# を十分に長くア
サートし、ネゲートするまでに水晶発振器のクロック出力を安定させる必要があります。水晶の起動時間は、水晶、
および使用する外付けの水晶発振部品によって変動します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
45
7. AC特性
7.4
7.4.1
パラレルホストバスインタフェースのタイミング
ダイレクト／インダイレクト Intel 80 タイプ 1
t1
t6
CS#
t7
t2
A[20:0]
M/R#
UBE#、LBE#
t15
t13
t14
WE#
t16
RD#
t4
t3
WAIT#
Hi-Z
Hi-Z
t20
DB[15:0]
t9
Hi-Z
有効
Hi-Z
図 7-7 ダイレクト／インダイレクト Intel 80 タイプ 1 ホストインタフェースの書き込みタイミング
注
インダイレクト Intel 80 タイプ #1 の 8 ビットの場合、BE1# と BE0# の端子は使用されません。
インダイレクト Intel 80 タイプ #1 の 16 ビットの場合、BE1# と BE0# の端子は論理「0」に結合する必要
があります。このモードでのバイトアクセスについては、544 ページの 21.2「Intel80 タイプ 1 のインタ
フェース」の注 2 を参照してください。
46
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-8 ダイレクト／インダイレクト Intel 80 タイプ 1 ホストインタフェースの書き込みタイミング
記号
パラメータ
t1
CS# セットアップ時間 WE# 立ち下がりエッジ
AB[20:0]、M/R#、UBE#、LBE# セットアップ時
間 WE# 立ち下がりエッジ
WE# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WE# 立ち上がりエッジ WAIT# 解放
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WE# 立ち上がりエッジ CS# ホールド時間
WE# 立ち上がりエッジ → AB[20:0]、M/R#、
UBE#、LBE# ホールド時間
WE# 立ち上がりエッジからの DB[15:0] ホール
ド時間
WE# サイクル時間同期レジスタアクセス
WE# サイクル時間非同期レジスタアクセス
WE# パルスアクティブタイム同期レジスタア
クセス
WE# パルスアクティブタイム非同期レジスタ
アクセス
WE# パルスイナクティブタイム同期レジスタ
アクセス
WE# パルスイナクティブタイム非同期レジス
タアクセス
WE# 立ち上がりエッジ RD# 立ち下がりエッジ
同期レジスタアクセス
WE# 立ち上がりエッジ RD# 立ち下がりエッジ
非同期レジスタアクセス
WE#立ち下がりエッジDB[15:0]有効ライトデー
タ同期レジスタアクセス
WE#立ち下がりエッジDB[15:0]有効ライトデー
タ非同期レジスタアクセス
t2
t3
t4
t6
t7
t9
t13
t14
t15
t16
t20
1.
HIOVDD ＝ 2.5V
Min
Max
7
—
HIOVDD ＝ 3.3V
Min
Max
7
—
単位
ns
7
—
7
—
ns
6
24
6
21
ns
5
23
5
20
ns
3
15
3
15
ns
3
7
15
—
3
7
15
—
ns
ns
7
—
7
—
ns
5
—
5
—
ns
3
55
—
—
3
55
—
—
Ts （注 1）
ns
2
—
2
—
Ts
37
—
37
—
ns
1
—
1
—
Ts
19
—
19
—
ns
1
—
1
—
Ts
19
—
19
—
ns
—
Ts − 10
—
Ts − 10
ns
—
8
—
8
ns
Ts ＝システムクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
47
7. AC特性
t1
t6
CS#
t2
t7
A[20:0]
M/R#
UBE#, LBE#
t15
t13
t14
RD#
t16
WE#
t4
t3
WAIT#
Hi-Z
Hi-Z
DB[15:0]
Hi-Z
t10
t11
t5
無効
有効
Hi-Z
t12
図 7-8 ダイレクト／インダイレクト Intel 80 タイプ 1 ホストインタフェースの読み出しタイミング
注
インダイレクト Intel 80 タイプ #1 の 8 ビットの場合、BE1# と BE0# の端子は使用されません。
インダイレクト Intel 80 タイプ #1 の 16 ビットの場合、BE1# と BE0# の端子は論理「0」に結合する必要
があります。このモードでのバイトアクセスについては、544 ページの 21.2「Intel80 タイプ 1 のインタ
フェース」の注 2 を参照してください。
48
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-9 ダイレクト／インダイレクト Intel 80 タイプ 1 ホストインタフェースの読み出しタイミング
記号
パラメータ
t1
CS# セットアップ時間 RD# 立ち下がりエッジ
AB[20:0]、M/R#、UBE#、LBE# セットアップ時
間 RD# 立ち下がりエッジ
RD# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ WAIT# 解放
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち下がりエッジ DB[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ CS# ホールド時間
RD# 立ち上がりエッジ AB[20:0]、M/R#、UBE#、
LBE# ホールド時間
RD# 立ち上がりエッジからの DB[15:0] ホールド
時間
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WAIT# 立ち上がりエッジ有効データ（WAIT# が
アサートされている場合）
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち下がりエッジ有効データ（WAIT# がア
サートされていない場合）
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# サイクル時間同期レジスタアクセス
RD# サイクル時間非同期レジスタアクセス
RD# パルスアクティブタイム同期レジスタア
クセス
RD# パルスアクティブタイム非同期レジスタ
アクセス
RD# パルスイナクティブタイム同期レジスタ
アクセス
RD# パルスイナクティブタイム非同期レジス
タアクセス
RD# 立ち上がりエッジ WE# 立ち下がりエッジ
同期レジスタアクセス
RD# 立ち上がりエッジ WE# 立ち下がりエッジ
非同期レジスタアクセス
t2
t3
t4
t5
t6
t7
t10
t11
t12
t13
t14
t15
t16
1.
HIOVDD ＝ 2.5V
Min
Max
7
—
HIOVDD ＝ 3.3V
Min
Max
7
—
単位
ns
7
—
7
—
ns
8
28
8
25
ns
7
27
7
25
ns
4
19
4
19
ns
4
19
4
18
ns
7
28
7
25
ns
7
10
27
—
6
10
25
—
ns
ns
10
—
10
—
ns
4
20
4
20
ns
4
20
4
20
ns
—
6
—
4
ns
—
6
—
4
ns
—
28
—
26
ns
—
3
55
28
—
—
—
3
55
25
—
—
ns
Ts（注 1）
ns
2
—
2
—
Ts
37
—
37
—
ns
1
—
1
—
Ts
19
—
19
—
ns
1
—
1
—
Ts
19
—
19
—
ns
Ts ＝システムクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
49
7. AC特性
7.4.2
ダイレクト／インダイレクト Intel 80 タイプ 2
t1
t6
CS#
t7
t2
A[20:0]
M/R#
t15
t13
t14
WEU#
WEL#
t16
RD#
t4
t3
WAIT#
Hi-Z
Hi-Z
t20
DB[15:0]
t9
Hi-Z
有効
Hi-Z
図 7-9 ダイレクト／インダイレクト Intel 80 タイプ 2 ホストインタフェースの書き込みタイミング
注
インダイレクト Intel 80 タイプ #2 の 8 ビットの場合、WEU# は使用されません。
インダイレクト Intel 80 タイプ #2 の 16 ビットの場合、WEU# と WEL# の端子は同時に駆動する必要が
あります（16 ビットのホストのライトアクセスは必須です）。このモードでのバイトアクセスについて
は、545 ページの 21.3「Intel80 タイプ 2 のインタフェース」の注 2 を参照してください。
50
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-10 ダイレクト／インダイレクト Intel 80 タイプ 2 ホストインタフェースの書き込みタイミング
記号
t1
t2
t3
t4
t6
t7
t9
t13
t14
t15
t16
t20
1.
HIOVDD ＝ 2.5V
Min
Max
パラメータ
CS# セットアップ時間 WEU#、WEL# 立ち下が
りエッジ
AB[20:0]、M/R# セットアップ時間 WEU#、WEL#
立ち下がりエッジ
WEU#、WEL# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WEU#、WEL# 立ち上がりエッジ WAIT# 解放
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WEU#、WEL# 立ち上がりエッジ CS# ホールド
時間
WEU#、
WEL# 立ち上がりエッジ AB[20:0]、M/R#
ホールド時間
WEU#、
WEL# 立ち上がりエッジからの DB[15:0]
ホールド時間
WEU#、WEL# のサイクル時間同期レジスタア
クセス
WEU#、WEL# のサイクル時間非同期レジスタ
アクセス
WEU#、WEL# のパルスアクティブタイム同期
レジスタアクセス
WEU#、WEL# のパルスアクティブタイム非同
期レジスタアクセス
WEU#、WEL# のパルスイナクティブタイム同
期レジスタアクセス
WEU#、WEL# のパルスイナクティブタイム非
同期レジスタアクセス
WEU#、WEL# 立ち上がりエッジ RD# 立ち下が
りエッジ同期レジスタアクセス
WEU#、WEL# 立ち上がりエッジ RD# 立ち下が
りエッジ非同期レジスタアクセス
WEU#、WEL# 立ち下がりエッジ DB[15:0] 有効
ライトデータ同期レジスタアクセス
WEU#、WEL# 立ち下がりエッジ DB[15:0] 有効
ライトデータ非同期レジスタアクセス
HIOVDD ＝ 3.3V
Min
Max
単位
7
—
7
—
ns
7
—
7
—
ns
6
25
6
22
ns
5
24
5
21
ns
2
16
2
16
ns
2
16
2
16
ns
7
—
7
—
ns
7
—
7
—
ns
5
—
5
—
ns
3
—
3
—
55
—
55
—
ns
2
—
2
—
Ts
37
—
37
—
ns
1
—
1
—
Ts
19
—
19
—
ns
1
—
1
—
Ts
19
—
19
—
ns
—
Ts − 10
—
Ts − 10
ns
—
8
—
8
ns
Ts
（注 1）
Ts ＝システムクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
51
7. AC特性
t1
t6
CS#
t2
t7
A[20:0]
M/R#
t15
t13
t14
RD#
t16
WEU#
WEL#
t4
t3
WAIT#
Hi-Z
Hi-Z
DB[15:0]
Hi-Z
t10
t11
t5
無効
有効
Hi-Z
t12
図 7-10 ダイレクト／インダイレクト Intel 80 タイプ 2 ホストインタフェースの読み出しタイミング
注
インダイレクト Intel 80 タイプ #2 の 8 ビットの場合、WEU# は使用されません。
インダイレクト Intel 80 タイプ #2 の 16 ビットの場合、WEU# と WEL# の端子は同時に駆動する必要が
あります（16 ビットのホストのライトアクセスは必須です）。このモードでのバイトアクセスについて
は、545 ページの 21.3「Intel80 タイプ 2 のインタフェース」の注 2 を参照してください。
52
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-11 ダイレクト／インダイレクト Intel 80 タイプ 2 ホストインタフェースの読み出しタイミング
記号
パラメータ
t1
CS# セットアップ時間 RD# 立ち下がりエッジ
AB[20:0]、M/R# セットアップ時間 RD# 立ち下
がりエッジ
RD# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ WAIT# 解放
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち下がりエッジ DB[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ CS# ホールド時間
RD# 立ち上がりエッジ AB[20:0]、M/R# ホール
ド時間
RD# 立ち上がりエッジからの DB[15:0] ホールド
時間
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WAIT# 立ち上がりエッジ有効データ（WAIT# が
アサートされている場合）
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち下がりエッジ有効データ（WAIT# がア
サートされていない場合）
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# サイクル時間同期レジスタアクセス
RD# サイクル時間非同期レジスタアクセス
RD# パルスアクティブタイム同期レジスタア
クセス
RD# パルスアクティブタイム非同期レジスタ
アクセス
RD# パルスイナクティブタイム同期レジスタ
アクセス
RD# パルスイナクティブタイム非同期レジス
タアクセス
RD# 立ち上がりエッジ WEU#、WEL# 立ち下が
りエッジ同期レジスタアクセス
RD# 立ち上がりエッジ WEU#、WEL# 立ち下が
りエッジ非同期レジスタアクセス
t2
t3
t4
t5
t6
t7
t10
t11
t12
t13
t14
t15
t16
1.
HIOVDD ＝ 2.5V
Min
Max
7
—
HIOVDD ＝ 3.3V
Min
Max
7
—
単位
ns
7
—
7
—
ns
8
28
8
25
ns
7
27
7
25
ns
4
19
4
19
ns
4
19
4
19
ns
7
28
7
25
ns
7
9
27
—
6
9
25
—
ns
ns
9
—
9
—
ns
4
20
4
20
ns
4
20
4
20
ns
—
5
—
4
ns
—
5
—
4
ns
—
29
—
27
ns
—
3
55
28
—
—
—
3
55
25
—
—
ns
Ts （注 1）
ns
2
—
2
—
Ts
37
—
37
—
ns
1
—
1
—
Ts
19
—
19
—
ns
1
—
1
—
Ts
19
—
19
—
ns
Ts ＝システムクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
53
7. AC特性
7.4.3
ダイレクト Marvell PXA3xx VLIO
t3
CS#
t4
t2
DF_ADDR[3:0]
0
1
t16
t6
DF_IO[15:0]
U Add
t17
L Add
wd0
wd1
t9
nLUA
t8
t10
nLLA
t20
t21
t22
DF_nWE
t13
t11
RDY
t14
nBE[1:0]
Hi-Z
Hi-Z
Hi-Z
“00”
t15
m0
m1
図 7-11 ダイレクト Marvell PXA3xx VLIO ホストインタフェースの書き込みタイミング
54
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-12 ダイレクト Marvell PXA3xx VLIO ホストインタフェースの書き込みタイミング
記号
t2
t3
t4
t6
t8
t9
t10
t11
t13
t14
t15
t16
t17
t20
t21
t22
1.
HIOVDD ＝ 2.5V
Min
Max
パラメータ
DF_ADDR[3:0] セットアップ時間 DF_nWE 立ち
下がりエッジ
DF_nWE 立ち上がりエッジからの CS# ホール
ド時間
DF_nWE 立ち上がりエッジからの
DF_ADDR[3:0] ホールド時間
nLUA 立ち上がりエッジからのDF_IO[15:0]ホー
ルド時間
nLLA 立ち上がりエッジからの DF_IO[15:0] ホー
ルド時間
nLUA パルスアクティブ時間
nLLA パルスアクティブ時間
DF_nWE 立ち下がりエッジ RDY 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nWE立ち上がりエッジRDYトライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
nBE[1:0] セットアップ時間 DF_nWE 立ち下がり
エッジ
DF_nWE 立ち上がりエッジからの nBE[1:0] ホー
ルド時間
DF_IO[15:0] セットアップ時間 DF_nWE 立ち下
がりエッジ
DF_nWE 立ち上がりエッジからの DF_IO[15:0]
ホールド時間
DF_nWE 立ち上がりエッジ nLUA 立ち下がり
エッジ同期レジスタアクセス
DF_nWE 立ち上がりエッジ nLUA 立ち下がり
エッジ非同期レジスタアクセス
DF_nWE パルスアクティブタイム同期レジス
タアクセス
DF_nWE パルスアクティブタイム非同期レジ
スタアクセス
DF_nWE パルスイナクティブタイム同期レジ
スタアクセス
DF_nWE パルスイナクティブタイム非同期レ
ジスタアクセス
HIOVDD ＝ 3.3V
Min
Max
単位
6
—
6
—
ns
7
—
7
—
ns
7
—
7
—
ns
0
—
0
—
ns
0
—
0
—
ns
25
25
—
—
25
25
—
—
ns
ns
6
24
6
21
ns
5
23
5
20
ns
3
15
3
15
ns
3
15
3
15
ns
6
—
6
—
ns
7
—
7
—
ns
0
—
0
—
ns
4
—
4
—
ns
1
—
1
—
19
—
19
—
ns
2
—
2
—
Ts
37
—
37
—
ns
1
—
1
—
Ts
19
—
19
—
ns
Ts
（注 1）
Ts ＝システムクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
55
7. AC特性
t3
CS#
t2
DF_ADDR[3:0]
wd0
0
DF_IO[15:0]
U Add
t19 t17
無効
L Add
wd1
1
t16
t6
t4
無効
rd0
rd1
Hi-Z
t9
nLUA
t8
t10
t18
nLLA
t20
t21
t22
DF_nOE
t13
t11
RDY
nBE[1:0]
Hi-Z
Hi-Z
Hi-Z
“00”
図 7-12 ダイレクト Marvell PXA3xx VLIO ホストインタフェースの読み出しタイミング
56
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-13 ダイレクト Marvell PXA3xx VLIO ホストインタフェースの読み出しタイミング
記号
パラメータ
t2
t3
t4
t6
t8
t9
t10
DF_ADDR[3:0] セットアップ時間 DF_nOE 立ち下がりエッジ
DF_nOE 立ち上がりエッジからの CS# ホールド時間
DF_nOE立ち上がりエッジからのDF_ADDR[3:0]ホールド時間
nLUA 立ち上がりエッジからの DF_IO[15:0] ホールド時間
nLLA 立ち上がりエッジからの DF_IO[15:0] ホールド時間
nLUA パルスアクティブ時間
nLLA パルスアクティブ時間
DF_nOE 立ち下がりエッジ RDY 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nOE 立ち上がりエッジ RDY トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nOE 立ち下がりエッジ DF_IO[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nOE 立ち上がりエッジからの DF_IO[15:0] ホールド時間
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nOE 立ち下がりエッジ有効データ（RDY が Low にならな
い場合）同期レジスタアクセス
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RDY 立ち上がりエッジの前の有効データ（RDY が Low になる
場合）非同期レジスタアクセス
または REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DF_nOE 立ち上がりエッジ nLUA 立ち下がりエッジ同期レジ
スタアクセス
DF_nOE 立ち上がりエッジ nLUA 立ち下がりエッジ非同期レ
ジスタアクセス
DF_nOE パルスアクティブタイム同期レジスタアクセス
DF_nOE パルスアクティブタイム非同期レジスタアクセス
DF_nOE パルスイナクティブタイム同期レジスタアクセス
DF_nOE パルスイナクティブタイム非同期レジスタアクセス
t11
t13
t16
t17
t18
t19
t20
t21
t22
1.
2.
3.
4.
5.
HIOVDD ＝ 2.5V
Min
Max
6
—
8
—
8
—
0
—
0
—
25
—
25
—
HIOVDD ＝ 3.3V
Min
Max
6
—
8
—
8
—
0
—
0
—
25
—
25
—
単位
ns
ns
Ns
Ns
Ns
Ns
Ns
8
28
8
25
ns
7
27
7
25
ns
4
19
4
19
ns
4
19
4
19
ns
7
28
7
25
ns
7
27
6
25
ns
4
20
4
20
ns
4
20
4
20
ns
—
28
—
25
ns
—
27
—
25
ns
注2
—
注4
—
ns
注3
—
注5
—
1
—
1
—
ns
Ts
（注 1）
19
—
19
—
ns
2
37
1
19
—
—
—
—
2
37
1
19
—
—
—
—
Ts
ns
Ts
ns
Ts ＝システムクロック周期
HIOVDD ＝ 2.5V で REG[003Dh] のビット 0 ＝ 0 のとき、t19min は、次式を使用して算出されます。
t19min ＝ (REG[0085h] のビット 2 ∼ 0) × ( システムクロック周期 ) − 8.0ns
HIOVDD ＝ 2.5V で REG[003Dh] のビット 0 ＝ 1 のとき、t19min は、次式を使用して算出されます。
t19min ＝ (REG[0085h] のビット 2 ∼ 0) × ( システムクロック周期 ) − 8.0ns
HIOVDD ＝ 3.3V で REG[003Dh] のビット 0 ＝ 0 のとき、t19min は、次式を使用して算出されます。
t19min ＝ (REG[0085h] のビット 2 ∼ 0) × ( システムクロック周期 ) − 7.0ns
HIOVDD ＝ 3.3V で REG[003Dh] のビット 0 ＝ 1 のとき、t19min は、次式を使用して算出されます。
t19min ＝ (REG[0085h] のビット 2 ∼ 0) × ( システムクロック周期 ) − 7.0ns
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
57
7. AC特性
7.4.4
ダイレクト／インダイレクトルネサス SH4
t1
t2
t3
第1
第2
CKIO
t5
t4
A[20:0]
M/R#
RD/WR#
t6
t7
BS#
t17
t8
CS#
t20
t20
WE0#
WE1#
t12
t11
RDY#
t21
Hi-Z
Hi-Z
t14
t13
DB[15:0]
t10
Hi-Z
有効
Hi-Z
図 7-13 ダイレクト／インダイレクトルネサス SH4 ホストインタフェースの書き込みタイミング
注
インダイレクト SH4 の 8 ビットの場合、WE1# と WE0# は使用されません。
インダイレクト SH4 の 16 ビットの場合、WE1# と WE0# の端子は同時に駆動する必要があります（16
ビットのホストのライトアクセスは必須です）
。このモードでのバイトアクセスについては、548 ページ
の 21.6「ルネサス SH4 のインタフェース」の注 2 を参照してください。
58
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-14 ダイレクト／インダイレクトルネサス SH4 ホストインタフェースの書き込みタイミング
記号
パラメータ
fCKIO
t1
t2
t3
t4
t5
t6
t7
t8
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[20:0]、M/R#、RD/WR# セットアップ CKIO
CKIO からの AB[20:0]、M/R#、RD/WR# ホールド
BS# セットアップ
BS# ホールド
CS# セットアップ
CKIORDY# トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIORDY# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIORDY# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DB[15:0] セットアップ BS# 後の 2 番目の CKIO
CKIO からの DB[15:0] ホールド
CKIO からの CS# ホールド
WE0#、WE1# セットアップ CKIO
CKIORDY# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
t10
t11
t12
t13
t14
t17
t20
t21
（注 2）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
7
—
0
—
5
—
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
7
—
0
—
5
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
21
ns
4
23
4
21
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
18
ns
—
0
0
0
8
19
—
—
—
—
—
0
0
0
8
17
—
—
—
—
ns
ns
ns
ns
ns
0
—
0
—
ns
0
—
0
—
ns
注
1. S1D13515/S2D13515 が書き込みを完了すると、RDY# は Low に駆動され、次に 2CKIO だけ後に High
にアサートされます。つまり、RDY# は、2CKIO の期間だけ Low であるということです。RDY# の
Low を正しくサンプリングするには、SH4 Wait Control Register 2（WCR2）を適宜設定する必要があ
ります。SH4 レジスタの詳細については、SH4 の仕様を参照してください。
2. ライトサイクルの終わりに、RDY# は High に駆動されない場合があり、RDY# が Low にアサートさ
れてから 1 バスクロック後にトライステート（ハイインピーダンス）になる場合があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
59
7. AC特性
t1
t2
第1
t3
第2
CKIO
t5
t4
AB[20:0]
M/R#
RD/WR#
t6
t7
t8
t11
BS#
t18
CS#
t17
t16
t19
t20
RD#
t20
t12
RDY#
Hi-Z
Hi-Z
t15
t9
DB[15:0]
t10
t21
Hi-Z
無効
有効
Hi-Z
図 7-14 ダイレクト／インダイレクトルネサス SH4 ホストインタフェースの読み出しタイミング
注
インダイレクト SH4 の 8 ビットの場合、WE1# と WE0# は使用されません。
インダイレクト SH4 の 16 ビットの場合、WE1# と WE0# の端子は同時に駆動する必要があります（16
ビットのホストのライトアクセスは必須です）
。このモードでのバイトアクセスについては、548 ページ
の 21.6「ルネサス SH4 のインタフェース」の注 2 を参照してください。
60
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-15 ダイレクト／インダイレクトルネサス SH4 ホストインタフェースの読み出しタイミング
記号
パラメータ
fCKIO
t1
t2
t3
t4
t5
t6
t7
t8
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[20:0]、M/R#、RD/WR# セットアップ CKIO
CKIO からの AB[20:0]、M/R#、RD/WR# ホールド
BS# セットアップ
BS# ホールド
CS# セットアップ
RD# 立ち下がりエッジ DB[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIORDY# トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIORDY# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIORDY# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIODB[15:0] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ DB[15:0] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CS# 立ち上がりエッジ DB[15:0] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CKIO からの CS# ホールド
CKIO からの RD# ホールド
RD# セットアップ CKIO
CKIORDY# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
t9
t10
t11
t12
t15
t16
t17
t18
t19
t20
t21
（注 2）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
7
—
0
—
5
—
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
7
—
0
—
5
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
7
—
7
—
ns
7
—
7
—
ns
4
24
4
21
ns
4
23
4
21
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
18
ns
—
19
—
17
ns
—
20
—
17
ns
—
19
—
17
ns
4
22
4
22
ns
4
22
4
22
ns
3
13
3
13
ns
3
0
0
10
13
—
—
—
3
0
0
10
13
—
—
—
ns
ns
ns
ns
0
—
0
—
ns
0
—
0
—
ns
注
1. リードデータの準備が完了すると、RDY# は Low に駆動され、次に 2CKIO だけ後に High にアサー
トされます。つまり、RDY# は、2CKIO の期間だけ Low であるということです。RDY# の Low を正
しくサンプリングするには、SH4 Wait Control Register 2（WCR2）を適宜設定する必要があります。
SH4 レジスタの詳細については、SH4 の仕様を参照してください。
2. リードサイクルの終わりに、RDY# は High に駆動されない場合があり、RDY# が Low にアサートさ
れてから 1 バスクロック後にトライステート（ハイインピーダンス）になる場合があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
61
7. AC特性
7.4.5
ダイレクト／インダイレクトフリースケール MPC555（非バーストモード）
t1
t2
t3
第1
第2
CLKOUT
A[11:31]
M/R#
RD/WR#
TSIZ[0:1]
t4
t5
t6
t7
CS#
t8
t9
TS#
t13
t11
t10
TA#
TEA#
（注 1）
t12
Hi-Z
Hi-Z
t19
t20
BURST#
t17
D[0:15]
t18
Hi-Z
有効
Hi-Z
注：TEA# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-15 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの
書き込みタイミング（非バーストモード）
注
1. インダイレクト MPC555 の場合、TSIZ0 端子を「1」に、TSIZ1 端子を「0」に接続する必要がありま
す（16 ビットのホストアクセスは必須です）。このモードでのバイトアクセスについては、551 ペー
ジの 21.9「MPC555 のインタフェース」の注 3 を参照してください。
2. S1D13515/S2D13515 は、ビッグエンディアン設定には対応していません。ホスト側は、
S1D13513/S2D13515 と MPC555 インターフェースで接続する場合、外部バスでリトルエンディアン
に設定する必要があります。
62
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-16 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの書き込みタイミング
（非バーストモード）
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[11:31]、M/R#、
RD/WR#、TSIZ[0:1] セットアップ
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
CLKOUTTA#§TEA# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTTA#§TEA# トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
D[0:15] セットアップ TS# ＝ 0 後の第 1 CLKOUT
CLKOUTD[0:15] ホールド
BURST# セットアップ
BURST# ホールド
t10
t11
t12
t13
t17
t18
t19
t20
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
EPSON
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
0
0
7
0
23
—
—
—
—
4
0
0
7
0
20
—
—
—
—
ns
ns
ns
ns
ns
63
7. AC特性
t1
t2
t3
第1
第2
CLKOUT
A[11:31]
M/R#
RD/WR#
TSIZ[0:1]
t4
t5
t6
t7
CS#
t8
t9
TS#
t13
t11
t10
TA#
TEA#
（注）
t12
Hi-Z
Hi-Z
t22
t23
BURST#
t20
t19
D[0:15]
Hi-Z
無効
t21
有効
Hi-Z
注：TEA# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-16 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの
読み出しタイミング（非バーストモード）
注
1. インダイレクト MPC555 の場合、TSIZ0 端子を「1」に、TSIZ1 端子を「0」に接続する必要がありま
す（16 ビットのホストアクセスは必須です）。このモードでのバイトアクセスについては、551 ペー
ジの 21.9「MPC555 のインタフェース」の注 3 を参照してください。
2. S1D13515/S2D13515 は、ビッグエンディアン設定には対応していません。ホスト側は、
S1D13513/S2D13515 と MPC555 インターフェースで接続する場合、外部バスでリトルエンディアン
に設定する必要があります。
64
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-17 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの読み出しタイミング
（非バーストモード）
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] セットアップ
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
CLKOUTTA#§TEA# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTTA#§TEA# トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
BURST# セットアップ
BURST# ホールド
t10
t11
t12
t13
t19
t20
t21
t22
t23
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
23
4
20
ns
5
—
5
—
ns
5
—
5
—
ns
—
20
—
17
ns
—
19
—
16
ns
5
25
5
23
ns
5
7
0
24
—
—
5
7
0
22
—
—
ns
ns
ns
65
7. AC特性
7.4.6
ダイレクト／インダイレクトフリースケール MPC555（バーストモード）
t1
t2
t3
CLKOUT
A[11:31]
M/R#
RD/WR#
TSIZ[0:1]
t4
t5
t6
t7
CS#
t8
t9
TS#
t13
t11
t12
t10
TA#
TEA#
（注）
Hi-Z
Hi-Z
t24
t25
BURST#
t26
t27
BDIP#
t18
t28
D[0:15]
有効
t18
t28
有効
注：TEA# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-17 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの
書き込みタイミング（バーストモード）
注
1. インダイレクト MPC555 の場合、TSIZ0 端子を「1」に、TSIZ1 端子を「0」に接続する必要がありま
す（16 ビットのホストアクセスは必須です）。このモードでのバイトアクセスについては、551 ペー
ジの 21.9「MPC555 のインタフェース」の注 3 を参照してください。
2. S1D13515/S2D13515 は、ビッグエンディアン設定には対応していません。ホスト側は、
S1D13513/S2D13515 と MPC555 インターフェースで接続する場合、外部バスでリトルエンディアン
に設定する必要があります。
66
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-18 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの書き込みタイミング
（バーストモード）
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] セットアップ
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
CLKOUTTA#§TEA# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTTA#§TEA# トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] ホールド
BURST# セットアップ
BURST# ホールド
BDIP# セットアップ
BDIP# ホールド
D[0:15] セットアップ CLKOUT
t10
t11
t12
t13
t18
t24
t25
t26
t27
t28
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
0
7
0
8
0
0
23
—
—
—
—
—
—
4
0
7
0
8
0
0
20
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
67
7. AC特性
t1
t2
t3
CLKOUT
A[11:31]
M/R#
RD/WR#
TSIZ[0:1]
t4
t5
t6
t7
CS#
t8
t9
TS#
t13
t11
t12
t10
TA#
TEA#
（注）
Hi-Z
Hi-Z
t24
t25
BURST#
t26
t27
BDIP#
t20
t19
D[0:15]
Hi-Z
無効
有効
t21
t29
無効
有効
Hi-Z
注：TEA# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-18 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの
読み出しタイミング（バーストモード）
注
1. インダイレクト MPC555 の場合、TSIZ0 端子を「1」に、TSIZ1 端子を「0」に接続する必要がありま
す（16 ビットのホストアクセスは必須です）。このモードでのバイトアクセスについては、551 ペー
ジの 21.9「MPC555 のインタフェース」の注 3 を参照してください。
2. S1D13515/S2D13515 は、ビッグエンディアン設定には対応していません。ホスト側は、
S1D13513/S2D13515 と MPC555 インターフェースで接続する場合、外部バスでリトルエンディアン
に設定する必要があります。
68
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-19 ダイレクト／インダイレクトフリースケール MPC555 ホストインタフェースの読み出しタイミング
（バーストモード）
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[11:31]、M/R#、
RD/WR#、TSIZ[0:1] セットアップ
A[11:31]、M/R#、RD/WR#、TSIZ[0:1] ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
CLKOUTTA#§TEA# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTTA#§TEA# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTTA#§TEA# トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTD[0:15] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
BURST# セットアップ
BURST# ホールド
BDIP# セットアップ
BDIP# ホールド
CLKOUTD[0:15] 遅延
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
t10
t11
t12
t13
t19
t20
t21
t24
t25
t26
t27
t29
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
21
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
23
4
20
ns
5
—
5
—
ns
5
—
5
—
ns
—
20
—
17
ns
—
19
—
16
ns
5
25
5
23
ns
5
7
0
8
0
24
—
—
—
—
5
7
0
8
0
22
—
—
—
—
ns
ns
ns
ns
ns
5
—
5
—
ns
5
—
5
—
ns
69
7. AC特性
7.4.7
ダイレクト／インダイレクト TI TSM470（非バーストモード）
t1
t2
t3
第1
第2
EBI_CLK
t4
t5
t6
t7
A[19:1]
M/R#
UB#,LB#
CS#
t26
t25
RD/WR#
t8
t9
TS#
t11
t10
TA#
ERR_ACK#
（注）
t13
t12
Hi-Z
Hi-Z
t19
t20
BURST#
t17
D[15:0]
t18
Hi-Z
有効
Hi-Z
注：ERR_ACK# は、小さなプルダウン抵抗を備え、
Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-19 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの書き込みタイミング
（非バーストモード）
注
インダイレクト TI TMS470 の場合、UB# と LB# の端子は「0」に接続する必要があります（16 ビットのホ
ストアクセスは必須です）
。このモードでのバイトアクセスについては、550 ページの 21.8「TI TMS470
のインタフェース」の注 3 を参照してください。
70
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-20 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの書き込みタイミング
（非バーストモード）
記号
パラメータ
fEBI_CLK
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[19:1]、M/R#、UB#/LB# セットアップ
AB[19:1]、M/R#、UB#/LB# ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
EBI_CLKTA#、ERR_ACK# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ EBI_CLKTA#§ERR_ACK# ト
ライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
D[15:0] セットアップ TS# ＝ 0 後の第 1 EBI_CLK
EBI_CLKD[15:0] ホールド
BURST# セットアップ
BURST# ホールド
RD/WR# セットアップ
RD/WR# ホールド
t10
t11
t12
t13
t17
t18
t19
t20
t25
t26
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
EPSON
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
22
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
0
0
7
0
7
0
23
—
—
—
—
—
—
4
0
0
7
0
7
0
20
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
71
7. AC特性
t1
t2
t3
第1
第2
EBI_CLK
A[19:1]
M/R#
UB#,LB#
t4
t5
t6
t7
t25
t26
CS#
OE#
t8
t9
TS#
t11
t10
TA#
ERR_ACK#
（注）
t13
t12
Hi-Z
Hi-Z
t22
t23
BURST#
t20
t19
D[15:0]
Hi-Z
無効
t21
有効
Hi-Z
注：ERR_ACK# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-20 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの読み出しタイミング
（非バーストモード）
注
インダイレクト TI TMS470 の場合、UB# と LB# の端子は「0」に接続する必要があります（16 ビットのホ
ストアクセスは必須です）
。このモードでのバイトアクセスについては、550 ページの 21.8「TI TMS470
のインタフェース」の注 3 を参照してください。
72
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-21 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの読み出しタイミング
（非バーストモード）
記号
パラメータ
fEBI_CLK
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[19:1]、M/R#、UB#/LB# セットアップ
AB[19:1]、M/R#、UB#/LB# ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
EBI_CLKTA#、ERR_ACK# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ EBI_CLKTA#§ERR_ACK# ト
ライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[15:0] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
BURST# セットアップ
BURST# ホールド
OE# セットアップ
OE# ホールド
t10
t11
t12
t13
t19
t20
t21
t22
t23
t25
t26
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
EPSON
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
22
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
23
4
20
ns
4
—
4
—
ns
4
—
4
—
ns
—
20
—
17
ns
—
19
—
17
ns
4
25
4
23
ns
4
7
0
10
0
24
—
—
—
—
4
7
0
10
0
22
—
—
—
—
ns
ns
ns
ns
ns
73
7. AC特性
7.4.8
ダイレクト／インダイレクト TI TSM470（バーストモード）
t1
t2
t3
EBI_CLK
A[19:1]
M/R#
UB#,LB#
t4
t5
t6
t7
t25
t26
CS#
RD/WR#
t8
t9
TS#
t10
TA#
ERR_ACK#
（注）
t13
t11
t12
Hi-Z
Hi-Z
t19
t20
BURST#
t28
t27
BDIP#
t17
D[15:0]
t18
t17
有効 [15:0]
有効 [31:16]
注：ERR_ACK# は、小さなプルダウン抵抗を備え、
Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-21 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの書き込みタイミング
（バーストモード）
注
インダイレクト TI TMS470 の場合、UB# と LB# の端子は「0」に接続する必要があります（16 ビットのホ
ストアクセスは必須です）
。このモードでのバイトアクセスについては、550 ページの 21.8「TI TMS470
のインタフェース」の注 3 を参照してください。
74
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-22 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの書き込みタイミング
（バーストモード）
記号
パラメータ
fEBI_CLK
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[19:1]、M/R#、UB#/LB# セットアップ
AB[19:1]、M/R#、UB#/LB# ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
EBI_CLKTA#、ERR_ACK# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ EBI_CLKTA#§ERR_ACK# ト
ライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
D[15:0] セットアップ EBI_CLK
EBI_CLKD[15:0] ホールド
BURST# セットアップ
BURST# ホールド
RD/WR# セットアップ
RD/WR# ホールド
BDIP# セットアップ
BDIP# ホールド
t10
t11
t12
t13
t17
t18
t19
t20
t25
t26
t27
t28
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
EPSON
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
22
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
0
0
7
0
7
0
8
0
23
—
—
—
—
—
—
—
—
4
0
0
7
0
7
0
8
0
20
—
—
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
75
7. AC特性
t1
t2
t3
EBI_CLK
t4
t5
t6
t7
t25
t26
A[19:1]
M/R#
UB#/LB#
CS#
OE#
t8
t9
TS#
t12
t10
TA#
ERR_ACK#
（注）
t13
t11
t11
Hi-Z
Hi-Z
t22
t23
BURST#
t27
t28
BDIP#
t20
t19
D[15:0]
Hi-Z
無効
有効 [15:0]
t20
t29
無効
t21
有効 [31:16]
Hi-Z
注：ERR_ACK# は、小さなプルダウン抵抗を備え、Low に駆動されることはありません。
ERR_ACK# を使用する場合、外付けのプルアップ抵抗（通常 10KΩ）を接続する必要があります。
図 7-22 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの読み出しタイミング
（バーストモード）
注
インダイレクト TI TMS470 の場合、UB# と LB# の端子は「0」に接続する必要があります（16 ビットのホ
ストアクセスは必須です）
。このモードでのバイトアクセスについては、550 ページの 21.8「TI TMS470
のインタフェース」の注 3 を参照してください。
76
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-23 ダイレクト／インダイレクト TI TSM470 ホストインタフェースの読み出しタイミング
（バーストモード）
記号
パラメータ
fEBI_CLK
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[19:1]、M/R#、UB#/LB# セットアップ
AB[19:1]、M/R#、UB#/LB# ホールド
CS# セットアップ
CS# ホールド
TS# セットアップ
TS# ホールド
EBI_CLKTA#、ERR_ACK# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKTA#、ERR_ACK# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ EBI_CLKTA#§ERR_ACK# ト
ライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[15:0] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
EBI_CLKD[] トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
BURST# セットアップ
BURST# ホールド
OE# セットアップ
OE# ホールド
BDIP# セットアップ
BDIP# ホールド
EBI_CLKD[15:0] 遅延
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
t10
t11
t12
t13
t19
t20
t21
t22
t23
t25
t26
t27
t28
t29
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
HIOVDD ＝ 2.5V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
EPSON
HIOVDD ＝ 3.3V
Min
Max
—
25
40
—
20
—
20
—
7
—
0
—
5
—
0
—
8
—
0
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
4
24
4
22
ns
4
23
4
21
ns
—
20
—
17
ns
—
19
—
17
ns
6
20
5
17
ns
5
19
5
17
ns
4
24
4
21
ns
4
23
4
20
ns
4
—
4
—
ns
4
—
4
—
ns
—
20
—
17
ns
—
19
—
17
ns
4
25
4
23
ns
4
7
0
10
0
8
0
24
—
—
—
—
—
—
4
7
0
10
0
8
0
22
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
4
—
4
—
ns
4
—
4
—
ns
77
7. AC特性
7.4.9
ダイレクト／インダイレクト NEC V850 タイプ 1
t1
t2
t3
第1
CLKOUT
t4
t5
t6
t7
A[20:0]
M/R#
UBEN#/LBEN#
CS#
t24
t25
t8
R/W#
t9
DSTB#
t10
WAIT#
t11
t12
Hi-Z
Hi-Z
t18
t17
AD[15:0]
t13
Hi-Z
有効
Hi-Z
図 7-23 ダイレクト／インダイレクト NEC V850 タイプ 1 ホストインタフェースの書き込みタイミング
注
インダイレクト NEC V850 タイプ #1 の 8 ビットの場合、UBEN# と LBEN# の端子は使用されません。
インダイレクト NEC V850 タイプ #1 の 16 ビットの場合、UBEN# と LBEN# の端子は論理「0」に結合
する必要があります。このモードでのバイトアクセスについては、546 ページの 21.4「NEC V850 タイ
プ 1 のインタフェース」の注 2 を参照してください。
78
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-24 ダイレクト／インダイレクト NEC V850 タイプ 1 ホストインタフェースの書き込みタイミング
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[20:0]、M/R#、UBEN#/LBEN# セットアップ
A[20:0]、M/R#、UBEN#/LBEN# ホールド
CS# セットアップ
CS# ホールド
DSTB# セットアップ
DSTB# ホールド
DSTB# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DSTB# 立ち上がりエッジ WAIT# トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
AD[15:0] ライトデータセットアップ第 1 CLKOUT
DSTB# 立ち上がりエッジ AD[15:0] ホールド
R/W# セットアップ
R/W# ホールド
t10
t11
t12
t13
t17
t18
t24
t25
HIOVDD ＝ 2.5V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
HIOVDD ＝ 3.3V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
6
28
6
25
ns
5
27
5
24
ns
—
20
—
17
ns
—
19
—
17
ns
2
19
2
19
ns
2
19
2
19
ns
4
—
4
—
ns
4
0
0
10
0
—
—
—
—
—
4
0
0
10
0
—
—
—
—
—
ns
ns
ns
ns
ns
注
1. CLKOUT 周期（t1）が短いとき、V850 は、t10 のタイミングのため、無効な WAIT# ステータスをサ
ンプリングする可能性があります。V850 が正しく WAIT# ステータスをサンプリングできるように
するには、プログラム可能なウェイトを挿入する必要があります。プログラム可能なウェイトは、
V850 Data Wait Control Register（DWC）によって制御されます。V850 レジスタの詳細については、
V850 の仕様を参照してください。
2. S1D13515/S2D13515 が書き込みを完了すると、WAIT# は High に駆動され、次に 1CLKOUT だけ後
に Low にアサートされます。つまり、WAIT# は、1CLKOUT の期間だけ High であるということで
す。WAIT# の High を正しくサンプリングするには、V850 Data Wait Control Register（DWC）を適宜
設定する必要があります。V850 レジスタの詳細については、V850 の仕様を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
79
7. AC特性
t1
t2
t3
第1
CLKOUT
t4
t5
t6
t7
t24
t25
A[20:0]
M/R#
UBEN#/LBEN#
CS#
R/W#
t9
t8
DSTB#
t12
t11
t10
WAIT#
Hi-Z
Hi-Z
t21
t20
t19
AD[15:0]
t13
Hi-Z
無効
有効
Hi-Z
図 7-24 ダイレクト／インダイレクト NEC V850 タイプ 1 ホストインタフェースの読み出しタイミング
注
インダイレクト NEC V850 タイプ #1 の 8 ビットの場合、UBEN# と LBEN# の端子は使用されません。
インダイレクト NEC V850 タイプ #1 の 16 ビットの場合、UBEN# と LBEN# の端子は論理「0」に結合
する必要があります。このモードでのバイトアクセスについては、546 ページの 21.4「NEC V850 タイ
プ 1 のインタフェース」の注 2 を参照してください。
80
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-25 ダイレクト／インダイレクト NEC V850 タイプ 1 ホストインタフェースの読み出しタイミング
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
AB[20:0]、M/R#、UBEN#/LBEN# セットアップ
A[20:0]、M/R#、UBEN#/LBEN# ホールド
CS# セットアップ
CS# ホールド
DSTB# セットアップ
DSTB# ホールド
DSTB# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
DSTB# 立ち上がりエッジ WAIT# トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTAD[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTAD[15:0] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTAD[15:0] トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
R/W# セットアップ
R/W# ホールド
t10
t11
t12
t13
t19
t20
t21
t24
t25
HIOVDD ＝ 2.5V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
HIOVDD ＝ 3.3V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
6
28
6
25
ns
5
27
5
24
ns
—
20
—
17
ns
—
19
—
17
ns
2
19
2
19
ns
2
19
2
19
ns
4
—
4
—
ns
4
—
4
—
ns
2
—
2
—
ns
2
—
2
—
ns
—
20
—
17
ns
—
19
—
16
ns
2
22
2
19
ns
2
10
0
21
—
—
2
10
0
18
—
—
ns
ns
ns
注
1. CLKOUT 周期（t1）が短いとき、V850 は、t10 のタイミングのため、無効な WAIT# ステータスをサ
ンプリングする可能性があります。V850 が正しく WAIT# ステータスをサンプリングできるように
するには、プログラム可能なウェイトを挿入する必要があります。プログラム可能なウェイトは、
V850 Data Wait Control Register（DWC）によって制御されます。V850 レジスタの詳細については、
V850 の仕様を参照してください。
2. リードデータの準備が完了すると、WAIT# は High に駆動され、次に 1CLKOUT だけ後に Low にア
サートされます。つまり、WAIT# は、1CLKOUT の期間だけ High であるということです。WAIT# の
High を正しくサンプリングするには、V850 Data Wait Control Register（DWC）を適宜設定する必要
があります。V850 レジスタの詳細については、V850 の仕様を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
81
7. AC特性
7.4.10
ダイレクト／インダイレクト NEC V850 タイプ 2
t1
t2
t3
第1
CLKOUT
t5
t4
A[20:0]
M/R#
t7
t6
CS#
t8
t9
WRH#
WRL#
t12
t10
WAIT#
t11
Hi-Z
Hi-Z
t18
t17
AD[15:0]
t13
Hi-Z
有効
Hi-Z
図 7-25 ダイレクト／インダイレクト NEC V850 タイプ 2 ホストインタフェースの書き込みタイミング
注
インダイレクト NEC V850 タイプ #2 の 8 ビットの場合、WRH# は使用されません。
インダイレクト NEC V850 タイプ #2 の 16 ビットの場合、WRH# と WRL# の端子は同時に駆動する必要
があります（16 ビットのホストのライトアクセスは必須です）。このモードでのバイトアクセスについ
ては、547 ページの 21.5「NEC V850 タイプ 2 のインタフェース」の注 2 を参照してください。
82
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-26 ダイレクト／インダイレクト NEC V850 タイプ 2 ホストインタフェースの書き込みタイミング
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[20:0]、M/R# セットアップ
A[20:0]、M/R# ホールド
CS# セットアップ
CS# ホールド
WRL#/WRH# セットアップ
WRL#/WRH# ホールド
WRL#/WRH# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
WRL#/WRH# 立ち上がりエッジ WAIT# トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
AD[15:0] ライトデータセットアップ第 1 CLKOUT
WRL#/WRH#立ち上がりエッジAD[15:0]ホールド
t10
t11
t12
t13
t17
t18
HIOVDD ＝ 2.5V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
8
—
-8
—
HIOVDD ＝ 3.3V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
8
—
-8
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
6
24
6
21
ns
5
23
5
20
ns
—
20
—
17
ns
—
19
—
17
ns
2
16
2
15
ns
2
16
2
15
ns
4
—
4
—
ns
4
0
0
—
—
—
4
0
0
—
—
—
ns
ns
ns
注
1. CLKOUT 周期（t1）が短いとき、V850 は、t10 のタイミングのため、無効な WAIT# ステータスをサ
ンプリングする可能性があります。V850 が正しく WAIT# ステータスをサンプリングできるように
するには、プログラム可能なウェイトを挿入する必要があります。プログラム可能なウェイトは、
V850 Data Wait Control Register（DWC）によって制御されます。V850 レジスタの詳細については、
V850 の仕様を参照してください。
2. S1D13515/S2D13515 が書き込みを完了すると、WAIT# は High に駆動され、次に 1CLKOUT だけ後
に Low にアサートされます。つまり、WAIT# は、1CLKOUT の期間だけ High であるということで
す。WAIT# の High を正しくサンプリングするには、V850 Data Wait Control Register（DWC）を適宜
設定する必要があります。V850 レジスタの詳細については、V850 の仕様を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
83
7. AC特性
t1
t2
t3
第1
CLKOUT
t5
t4
A[20:0]
M/R#
t7
t6
CS#
t9
t8
RD#
t12
t11
t10
WAIT#
Hi-Z
Hi-Z
t21
t20
t19
AD[15:0]
t13
Hi-Z
無効
有効
Hi-Z
図 7-26 ダイレクト／インダイレクト NEC V850 タイプ 2 ホストインタフェースの読み出しタイミング
注
インダイレクト NEC V850 タイプ #2 の 8 ビットの場合、WRH# は使用されません。
インダイレクト NEC V850 タイプ #2 の 16 ビットの場合、WRH# と WRL# の端子は同時に駆動する必要
があります（16 ビットのホストのライトアクセスは必須です）。このモードでのバイトアクセスについ
ては、547 ページの 21.5「NEC V850 タイプ 2 のインタフェース」の注 2 を参照してください。
84
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-27 ダイレクト／インダイレクト NEC V850 タイプ 2 ホストインタフェースの読み出しタイミング
記号
パラメータ
fCLKOUT
t1
t2
t3
t4
t5
t6
t7
t8
t9
クロック周波数
クロック周期
クロック High パルス幅
クロック Low パルス幅
A[20:0]、M/R# セットアップ
A[20:0]、M/R# ホールド
CS# セットアップ
CS# ホールド
RD# セットアップ
RD# ホールド
RD# 立ち下がりエッジ WAIT# 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# High
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
RD# 立ち上がりエッジ WAIT# トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTWAIT# Low
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTAD[15:0] 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
CLKOUTAD[15:0] 有効
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
ネガティブエッジ CLKOUTAD[15:0] トライス
テート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
t10
t11
t12
t13
t19
t20
t21
HIOVDD ＝ 2.5V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
HIOVDD ＝ 3.3V
Min
Max
—
20
50
—
25
—
25
—
10
—
0
—
10
—
0
—
11
—
-8
—
単位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
8
28
7
25
ns
7
27
7
24
ns
—
20
—
17
ns
—
19
—
17
ns
4
19
4
19
ns
4
19
4
19
ns
4
—
4
—
ns
4
—
4
—
ns
2
—
2
—
ns
2
—
2
—
ns
—
20
—
17
ns
—
19
—
16
ns
2
22
2
19
ns
2
21
2
18
ns
注
1. CLKOUT 周期（t1）が短いとき、V850 は、t10 のタイミングのため、無効な WAIT# ステータスをサ
ンプリングする可能性があります。V850 が正しく WAIT# ステータスをサンプリングできるように
するには、プログラム可能なウェイトを挿入する必要があります。プログラム可能なウェイトは、
V850 Data Wait Control Register（DWC）によって制御されます。V850 レジスタの詳細については、
V850 の仕様を参照してください。
2. リードデータの準備が完了すると、WAIT# は High に駆動され、次に 1CLKOUT だけ後に Low にア
サートされます。つまり、WAIT# は、1CLKOUT の期間だけ High であるということです。WAIT# の
High を正しくサンプリングするには、V850 Data Wait Control Register（DWC）を適宜設定する必要
があります。V850 レジスタの詳細については、V850 の仕様を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
85
7. AC特性
7.5
7.5.1
シリアルホストバスインタフェースのタイミング
SPI
インタフェースが動作できるようにするには、SPI ホストモジュールで有効なクロックの選択が必要で
す。SPI ホストモジュールのクロックの選択は、SPICLKEN（AB5）端子と、REG[0061h] のビット 2 と
0 を組み合わせることで決まります。
t4
HSCS#
t1
tHSCK
t2
HSCK
tHSDIS tHSDIH
HSDI
無効
t5
HSDO
Hi-Z
無効
LSB
MSB
t3
tHSDOH
LSB
MSB
無効
Hi-Z
図 7-27 SPI ホストインタフェースのタイミング
86
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-28 SPI ホストインタフェースのタイミング
記号
パラメータ
fHSCK
tHSCK
tHSDIS
tHSDIH
t1
HSCK クロック周波数
HSCK クロック周期（注 2）
HSDI データのセットアップ時間
HSDI データのホールド時間
HSDO データのホールド時間
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
HSCS# 立ち下がりエッジ HSCK 立ち下がりエッジ
t2
HSCK 立ち上がりエッジ HSCS# 立ち上がりエッジ
tHSDOH
t3
t4
t5
1.
2.
HSCS# 立ち上がりエッジ HSDO トライステート
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
HSCS#立ち上がりエッジHSCS#立ち下がりエッジ
HSCS# 立ち下がりエッジ HSDO 駆動
REG[003Dh] のビット 0 ＝ 0 の場合
REG[003Dh] のビット 0 ＝ 1 の場合
HIOVDD ＝ 2.5V
Min
Max
—
10
100
—
3
—
3
—
HIOVDD ＝ 3.3V
Min
Max
—
10
100
—
3
—
3
—
単位
MHz
ns
ns
ns
5
—
5
—
ns
5
5
—
—
5
5
—
—
2
—
2
—
ns
ns
ClkSPI
（注 1）
3
11
3
10
ns
3
1
11
—
3
1
10
—
ns
tHSCK
6
19
6
16
ns
5
18
5
16
ns
ClkSPI ＝ SPI 制御モジュールのクロック周期
ユーザーは、次式を満足する、HSCK（シリアルクロック）周波数、ClkSPI（SPI 制御モジュールクロック）周波数、
およびシステムクロック周波数を選択する必要があります。
同期レジスタアクセスの場合：
8 HSCK サイクル≧ X ＋ 7ClkSPI サイクル＋ 5 システムクロックサイクル
ここで、X は、
DMA コントローラが動作しておらず、かつ C33 プロセッサが動作していない場合は 0 になります。
DMA コントローラがデータを転送しており、かつ「C33 プロセッサが動作していないか、あるいは C33 の
処理機能は動作しているが命令キャッシュが無効である」場合に 16 システムクロックとなります。
命令キャッシュが有効な状態で、C33 プロセッサが動作している場合に 64 システムクロックになります。
非同期レジスタアクセスの場合：
8 HSCK サイクル≧ 7ClkSPI サイクル＋ 91ns
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
87
7. AC特性
7.5.2
I2C
インタフェースが動作できるようにするには、I2C ホストモジュールで有効なクロックの選択が必要で
す。I2C ホストモジュールのクロックの選択は、I2CCLKEN（AB5）端子と、REG[0063h] のビット 2 と
0 を組み合わせることで決まります。
t2
SDA
t11
t7
t6
t8
t3
t9
t10
t5
SCL
t4
t1
図 7-28 I2C ホストインタフェースのタイミング
表 7-29 I2C ホストインタフェースのタイミング
記号
パラメータ
t1
t2
t3
t4
t5
SCL 周波数
STOPとSTART状態の間のバスのフリータイム
START 状態のホールド時間
SCL の Low 幅
SCL の High 幅
START 状態が繰り返される場合のセットアッ
プ時間
SCL 立ち上がりからの SDA セットアップ時間
SDA ホールド時間 SCL 立ち下がり
SCL と SDA の両方の立ち上がり時間
SCL と SDA の両方の立ち下がり時間
STOP 状態のセットアップ時間
t6
t7
t8
t9
t10
t11
HIOVDD ＝ 2.5V
Min
Max
—
400
1.3
—
0.6
—
1.3
—
0.6
—
HIOVDD ＝ 3.3V
Min
Max
—
400
1.3
—
0.6
—
1.3
—
0.6
—
0.6
—
0.6
—
100
0
—
—
0.6
—
—
300
300
—
100
0
—
—
0.6
—
—
300
300
—
単位
KHz
µs
µs
µs
µs
µs
ns
µs
ns
ns
µs
ユーザーは、次式を満足する、ClkI2C（I2C 制御モジュールクロック）周波数およびシステムクロック周波数を選択する
必要があります。
同期レジスタアクセスの場合：
8 SCL サイクル≧ X ＋ 17 ClkI2C サイクル＋ 5 システムクロックサイクル
ここで、X は、
DMA コントローラが動作しておらず、かつ C33 プロセッサが動作していない場合は 0 になります。
DMA コントローラがデータを転送しており、かつ「C33 プロセッサが動作していないか、あるいは C33 の処理
機能は動作しているが命令キャッシュが無効である」場合に 16 システムクロックとなります。
命令キャッシュが有効な状態で、C33 プロセッサが動作している場合に 64 システムクロックになります。
非同期レジスタアクセスの場合：
8 SCL サイクル≧ 17 ClkI2C サイクル＋ 91ns
88
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
パネルインタフェースのタイミング
7.6
注
XGA（1024 × 768）パネルに対応するためには、1 台のパネルで仮想幅ファンクションなしの 1 画面表
示でなければなりません（AUX と OSD 表示をディセーブルにしたメインウィンドウのみのブレンド
モード 0 で REG[0954h]、REG[0955h] のメインウィンドウ仮想幅が REG[0950h]、REG[0951h] のメイン
幅ウィンドウ幅に等しいこと）
。
DRAM のアクセス要因が増えると内部の帯域幅の制約になるかもしれず、帯域幅の処理能力の可用性を
保証するためには個別の状況での評価を行わなければなりません。下記の表は XGA パネルに対応する
ための推奨値を示します。
表 7-30 XGA パネルに対応するための推奨設定
DRAM CLK
(MHz)
PCLK
(MHz)
HT
(REG[4020h] ~ REG[4021h])
VT
Frame Rate
(REG[402Ah] ~ REG[402Bh])
(Hz)
100
60
1280
774
60
100
50
1056
774
60
100
65
1402
774
60
汎用 TFT パネルのタイミング
7.6.1
HT
HDPS
VPW VPS
VDPS
HPS HPW
VDP
VT
HDP
図 7-29 汎用 TFT パネルのタイミング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
89
7. AC特性
表 7-31 LCD1 用の汎用 TFT パネルのタイミング
記号
HT
HDP
HDPS
HPW
HPS
VT
VDP
VDPS
VPW
VPS
1.
2.
説明
全水平期間（HSYNC 期間）
水平表示期間
水平表示期間の開始位置
水平パルス（HSYNC）幅
水平パルス（HSYNC）の開始位置
全垂直期間（VSYNC 期間）
垂直表示期間
垂直表示期間の開始位置
垂直パルス（VSYNC）幅
垂直パルス（VSYNC）の開始位置
対象レジスタ
(REG[4002h] のビット 11 ∼ 0) ＋ 1
((REG[4004h]のビット10∼0)＋1)×2
(REG[4006h] のビット 11 ∼ 0) ＋ 1
(REG[4008h] のビット 8 ∼ 0) ＋ 1
REG[400Ah] のビット 11 ∼ 0
(REG[400Ch] のビット 11 ∼ 0) ＋ 1
(REG[400Eh] のビット 11 ∼ 0) ＋ 1
REG[4010h] のビット 11 ∼ 0
(REG[4012h] のビット 4 ∼ 0) ＋ 1
REG[4014h] のビット 11 ∼ 0
単位
Tp
ライン
Tp は、LCD1 用のピクセルクロックの周期です（1/Fp）。LCD1 用のピクセルクロックの周波数（Fp）は、REG[003Ch]
のビット 2、REG[003Eh] のビット 7 ∼ 4、および REG[0030h] によって決まります。
次式は、すべてのパネルのタイミングについて成立する必要があります：
HPS ＋ HDPS ＋ HDP ＜ HT
VDPS ＋ VDP ＜ VT
表 7-32 LCD2 用の汎用 TFT パネルのタイミング
記号
HT
HDP
HDPS
HPW
HPS
VT
VDP
VDPS
VPW
VPS
1.
2.
90
説明
全水平期間（HSYNC 期間）
水平表示期間
水平表示期間の開始位置
水平パルス（HSYNC）幅
水平パルス（HSYNC）の開始位置
全垂直期間（VSYNC 期間）
垂直表示期間
垂直表示期間の開始位置
垂直パルス（VSYNC）幅
垂直パルス（VSYNC）の開始位置
対象レジスタ
(REG[4020h] のビット 11 ∼ 0) ＋ 1
((REG[4022h]のビット10∼0)＋1)×2
(REG[4024h] のビット 11 ∼ 0) ＋ 1
(REG[4026h] のビット 8 ∼ 0) ＋ 1
REG[4028h] のビット 11 ∼ 0
(REG[402Ah] のビット 11 ∼ 0) ＋ 1
(REG[402Ch] のビット 11 ∼ 0) ＋ 1
REG[402Eh] のビット 11 ∼ 0
(REG[4030h] のビット 4 ∼ 0) ＋ 1
REG[4032h] のビット 11 ∼ 0
単位
Tp
ライン
Tp は、LCD2 用のピクセルクロックの周期です（1/Fp）。LCD2 用のピクセルクロックの周波数（Fp）は、REG[003Ch]
のビット 2、REG[003Eh] のビット 7 ∼ 4、および REG[0031h] によって決まります。
次式は、すべてのパネルのタイミングについて成立する必要があります：
HPS ＋ HDPS ＋ HDP ＜ HT
VDPS ＋ VDP ＜ VT
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
汎用 RGB タイプのインタフェースパネルの水平タイミング
VSYNC
t1
HSYNC
t2
t3
HSYNC
t15
t5
t4
DE
t6
t8
t7
Tp
t10 t11
t12
PCLK
t13 t14
RGB データ
無効
1
2
最終
無効
図 7-30 汎用 RGB タイプのインタフェースパネルの水平タイミング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
91
7. AC特性
表 7-33 LCD1 用の汎用 RGB タイプのインタフェースパネルの水平タイミング（FP1IO*）
記号
t2
t3
t4
t5
t6
t7
t8
Tp
パラメータ
VSYNC 立ち下がりエッジ HSYNC 立ち下がり
エッジ
全水平期間
HSYNC パルス幅
HSYNC 立ち下がりエッジ DRDY アクティブ
水平表示期間
DE 立ち下がりエッジ HSYNC 立ち下がりエッジ
HSYNCセットアップ時間PCLK立ち下がりエッジ
DE セットアップ PCLK 立ち下がりエッジ
PCLK 周期
t10
PCLK High パルス幅
—
—
—
—
—
0.5Tp
0.5Tp
15.625
0.5Tp −
1.5ns
t11
PCLK Low パルス幅
0.5Tp
—
t12
t13
t14
PCLK 立ち下がりエッジからの DE ホールド
データセットアップ PCLK 立ち下がりエッジ
PCLK 立ち下がりエッジからのデータホールド
PCLK 立ち下がりエッジからの HSYNC ホールド
時間
0.5Tp − 5ns
0.5Tp − 2ns
0.5Tp − 5ns
0.5Tp − 3ns
t1
t15
92
EPSON
Min
Typ
Max
単位
—
HPS
—
Tp（注 1）
HT
HPW
HDPS
HDP
注2
0.5
0.5
—
—
—
—
—
—
—
—
—
Tp
Tp
Tp
Tp
Tp
Tp
Tp
ns
—
0.5Tp
Tp
0.5
0.5
0.5
0.5Tp ＋
1.5ns
—
—
—
Tp
Tp
Tp
0.5
—
Tp
Tp
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-34 LCD2 用の汎用 RGB タイプのインタフェースパネルの水平タイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
Tp
t10
t11
PCLK Low パルス幅
t12
t13
t14
PCLK 立ち下がりエッジからの DE ホールド
データセットアップ PCLK 立ち下がりエッジ
PCLK 立ち下がりエッジからのデータホールド
PCLK 立ち下がりエッジからの HSYNC ホールド
時間
t15
1.
2.
3.
Min
パラメータ
VSYNC 立ち下がりエッジ HSYNC 立ち下がり
—
エッジ
—
全水平期間
—
HSYNC パルス幅
—
HSYNC 立ち下がりエッジ DRDY アクティブ
—
水平表示期間
—
DE 立ち下がりエッジ HSYNC 立ち下がりエッジ
HSYNCセットアップ時間PCLK立ち下がりエッジ 0.5Tp − 2ns
DE セットアップ PCLK 立ち下がりエッジ
0.5Tp − 2ns
13.89
PCLK 周期
0.5Tp −
PCLK High パルス幅
0.5ns
Typ
Max
単位
HPS
—
Tp（注 1）
HT
HPW
HDPS
HDP
注2
0.5
0.5
—
—
—
—
—
—
—
—
—
Tp
Tp
Tp
Tp
Tp
Tp
Tp
ns
—
0.5Tp
Tp
0.5
0.5
0.5
0.5Tp ＋
0.5ns
—
—
—
Tp
Tp
Tp
0.5
—
Tp
0.5Tp
—
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 1ns
Tp
Tp ＝ピクセルクロック周期
t6typ ＝ t2 − t4 − t5
汎用 TFT タイミング図は以下の信号極性を想定しています：
VSYNC パルス極性ビットはアクティブ Low です。
HSYNC パルス極性ビットはアクティブ Low です。
PCLK 極性は、すべてのパネルインタフェース信号がPCLKの立ち下がりエッジで変化するようにプログラムします。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
93
7. AC特性
汎用 RGB タイプのインタフェースパネルの垂直タイミング
t1
t2
VSYNC
HSYNC
t3
無効
RGB データ
t4
ライン 1
最終
無効
DE
t5
t6
PCLK
図 7-31 汎用 RGB タイプのインタフェースパネルの垂直タイミング
94
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-35 LCD1 用の汎用 RGB タイプのインタフェースパネルの垂直タイミング（FP1IO*）
記号
t1
t2
t3
t4
t5
t6
Min
パラメータ
—
全垂直期間
—
VSYNC パルス幅
—
垂直表示の開始位置（注 1）
—
垂直表示期間
VSYNC セットアップ PCLK 立ち下がりエッジ
0.5Tp − 1ns
PCLK 立ち下がりエッジからの VSYNC ホールド 0.5Tp − 3ns
Typ
VT
VPW
注2
VDP
0.5
0.5
Max
—
—
—
—
—
—
単位
ライン
ライン
ライン
ライン
Tp
Tp
表 7-36 LCD2 用の汎用 RGB タイプのインタフェースパネルの垂直タイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
1.
2.
Min
パラメータ
—
全垂直期間
—
VSYNC パルス幅
—
垂直表示の開始位置（注 1）
—
垂直表示期間
VSYNC セットアップ PCLK 立ち下がりエッジ
0.5Tp − 2ns
PCLK 立ち下がりエッジからの VSYNC ホールド 0.5Tp − 1ns
Typ
VT
VPW
注2
VDP
0.5
0.5
Max
—
—
—
—
—
—
単位
ライン
ライン
ライン
ライン
Tp
Tp
t3 は、フレーム開始後の最初の HSYNC パルスから、RGB データが有効なときの最初の HSYNC パルスまでを測定
したものです。
t3typ＝ VDPS − VPS
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
95
7. AC特性
7.6.2
ND-TFD 8 ビットシリアルインタフェースのタイミング
t8
LCD コマンド／パラメータの転送
SCS
(LCD1=FP1IO11,FP1IO10)
LCD2=FP2IO18)
SDA0
(LCD1=FP1IO18)
(LCD2=FP2IO20)
t1
SDO
(LCD1=FP1IO19,FP1IO16)（MSB が最初） D7
t7
D6
D5
D4
D3
D2
D1
D0
D1
D2
t2 t3
D3
D4
D5
D6
D7
(LCD2=FP2IO21)
SDO
(LCD1=FP1IO18,FP1IO16)（LSB
(LCD2=FP2IO21)
が最初） D0
SCK
(LCD1=FP1IO17,FP1IO13)
(LCD2=FP2IO19)
(PHA = 1, POL = 0)
(PHA = 1, POL = 1)
(PHA = 0, POL = 0)
(PHA = 0, POL = 1)
t4 t5
t6
PHA：シリアルクロックフレーズ（LCD1 用の REG[4016h] のビット 1、LCD2 用の REG[4034h] のビット 1）
POL：シリアルクロックの極性（LCD1 用の REG[4016h] のビット 0、LCD2 用の REG[4034h] のビット 0）
図 7-32 ND-TFD 8 ビットシリアルインタフェースのタイミング
96
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-37 LCD1 用の ND-TFD 8 ビットシリアルインタフェースのタイミング（FP1IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
パラメータ
SCS/SDA0 のセットアップ時間
データのセットアップ時間
データのホールド時間
シリアルクロックの Low（High）パルス幅
シリアルクロックの High（Low）パルス幅
シリアルクロック周期
SCS/SDA0 のホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 3ns
0.5Ts − 3ns
0.5Ts − 2ns
0.5Ts − 3ns
0.5Ts − 3ns
—
1.5Ts − 2ns
—
Typ
1.5
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
—
0.5Ts ＋ 3ns
0.5Ts ＋ 3ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
表 7-38 LCD2 用の ND-TFD 8 ビットシリアルインタフェースのタイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
1.
2.
パラメータ
SCS/SDA0 のセットアップ時間
データのセットアップ時間
データのホールド時間
シリアルクロックの Low（High）パルス幅
シリアルクロックの High（Low）パルス幅
シリアルクロック周期
SCS/SDA0 のホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 2ns
0.5Ts − 1ns
0.5Ts
0.5Ts − 1ns
0.5Ts − 1ns
—
1.5Ts
—
Typ
1.5
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
—
0.5Ts ＋ 1ns
0.5Ts ＋ 1ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
Ts ＝シリアルクロック周期
この結果はソフトウェアに依存し、ホストレジスタアクセスのレイテンシに基づきます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
97
7. AC特性
7.6.3
ND-TFD 9 ビットシリアルインタフェースのタイミング
t8
LCD コマンド／パラメータの転送
SCS
(LCD1=FP1IO11,FP1IO10)
LCD2=FP2IO18)
t7
t1
SDO
(LCD1=FP1IO19,FP1IO16) （MSB が最初）
(LCD2=FP2IO21)
SDO
(LCD1=FP1IO19,FP1IO16)
(LCD2=FP2IO21)
（LSB が最初）
P/C
D7
D6
D5
D4
D3
D2
D1
D0
P/C
D0
D1
D2
D3
D4
D5
D6
D7
t2 t3
SCK
(LCD1=FP1IO17,FP1IO13)
(LCD2=FP2IO19)
(PHA = 1, POL = 0)
(PHA = 1, POL = 1)
(PHA = 0, POL = 0)
(PHA = 0, POL = 1)
t4 t5
t6
PHA：シリアルクロックフレーズ（LCD1 用の REG[4016h] のビット 1、LCD2 用の REG[4034h] のビット 1）
POL：シリアルクロックの極性（LCD1 用の REG[4016h] のビット 0、LCD2 用の REG[4034h] のビット 0）
図 7-33 ND-TFD 9 ビットシリアルインタフェースのタイミング
98
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-39 LCD1 用の ND-TFD 9 ビットシリアルインタフェースのタイミング（FP1IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
パラメータ
チップセレクトのセットアップ時間
データのセットアップ時間
データのホールド時間
シリアルクロックの Low（High）パルス幅
シリアルクロックの High（Low）パルス幅
シリアルクロック周期
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 3ns
0.5Ts − 3ns
0.5Ts − 2ns
0.5Ts − 3ns
0.5Ts − 3ns
—
1.5Ts − 2ns
—
Typ
1.5
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
—
0.5Ts ＋ 3ns
0.5Ts ＋ 3ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
表 7-40 LCD1 用の ND-TFD 9 ビットシリアルインタフェースのタイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
1.
パラメータ
チップセレクトのセットアップ時間
データのセットアップ時間
データのホールド時間
シリアルクロックの Low（High）パルス幅
シリアルクロックの High（Low）パルス幅
シリアルクロック周期
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 2ns
0.5Ts − 1ns
0.5Ts
0.5Ts − 1ns
0.5Ts − 1ns
—
1.5Ts
—
Typ
1.5
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
—
0.5Ts ＋ 1ns
0.5Ts ＋ 1ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
Ts ＝シリアルクロック周期
2.この結果はソフトウェアに依存し、ホストレジスタアクセスのレイテンシに基づきます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
99
7. AC特性
7.6.4
a-Si TFT シリアルインタフェースのタイミング
t7
SCS
(LCD1=FP1IO11,FP1IO10)
LCD2=FP2IO18)
SDO
(LCD1=FP1IO19,FP1IO16)
(LCD2=FP2IO21)
無効
D0
D1
t8
D2
t1 t2
D3
D4
D5
D6
D7
t6
SCK
(LCD1=FP1IO17,FP1IO13)
(LCD2=FP2IO19)
t3 t4
t5
注： a-Si インタフェースは、REG[4016h] / REG[4034h] のビット 4 および 1 ∼ 0 の影響を受けます。
これらの AC タイミングの場合、REG[4016h] / REG[4034h] のビット 4 ＝ 1 および REG[4016h] / REG[4034h] の
ビット 1 ∼ 0 ＝ 00 です。
図 7-34 a-Si TFT シリアルインタフェースのタイミング
表 7-41 LCD1 用の a-Si TFT シリアルインタフェースのタイミング（FP1IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
パラメータ
データのセットアップ時間
データのホールド時間
シリアルクロックパルス Low 期間
シリアルクロックパルス High 期間
シリアルクロック周期
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
SCK 立ち上がりエッジ SCS（ストローブ）立ち
下がりエッジ
Min
0.5Ts − 3ns
0.5Ts − 2ns
0.5Ts − 3ns
0.5Ts − 3ns
—
1.5Ts − 2ns
—
Typ
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
0.5Ts ＋ 3ns
0.5Ts ＋ 3ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
—
0.5
0.5Ts ＋ 3ns
Ts
表 7-42 LCD1 用の a-Si TFT シリアルインタフェースのタイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
1.
2.
100
パラメータ
データのセットアップ時間
データのホールド時間
シリアルクロックパルス Low 期間
シリアルクロックパルス High 期間
シリアルクロック周期
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
SCK 立ち上がりエッジ SCS（ストローブ）立ち
下がりエッジ
Min
0.5Ts − 1ns
0.5Ts
0.5Ts − 1ns
0.5Ts − 1ns
—
1.5Ts
—
Typ
0.5
0.5
0.5
0.5
1
1.5
注2
Max
—
—
0.5Ts ＋ 1ns
0.5Ts ＋ 1ns
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
—
0.5
0.5Ts ＋ 2ns
Ts
Ts ＝シリアルクロック周期
この設定はソフトウェアに依存しています。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.6.5
uWIRE シリアルインタフェースのタイミング
t8
SCS
(LCD1=FP1IO11,FP1IO10)
LCD2=FP2IO18)
t7
t2
t1
SCK
(LCD1=FP1IO17,FP1IO13)
(LCD2=FP2IO19)
t3 t4
（PHA ＝ 1、POL ＝ 0）
t5 t6
SDO
(LCD1=FP1IO19,FP1IO16)
(LCD2=FP2IO21)
無効
A7
A6
A0
D7
D6
D0
注：uWIRE インタフェースは、REG[4016h] / REG[4034h] のビット 4 および 1 ∼ 0 の影響を受けます。
これらの AC タイミングの場合、REG[4016h] / REG[4034h] のビット 4 ＝ 0 および REG[4016h] / REG[4034h] の
ビット 1 ∼ 0 ＝ 10 です。
図 7-35 uWIRE シリアルインタフェースのタイミング
表 7-43 LCD1 用の uWIRE シリアルインタフェースのタイミング（FP1IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
パラメータ
チップセレクトのセットアップ時間
シリアルクロック周期
シリアルクロックの Low パルス幅
シリアルクロックの High パルス幅
データのセットアップ時間
データのホールド時間
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 3ns
—
0.5Ts − 3ns
0.5Ts − 3ns
0.5Ts − 3ns
0.5Ts − 2ns
1.5Ts − 2ns
—
Typ
1.5
1
0.5
0.5
0.5
0.5
1.5
注2
Max
—
—
0.5Ts ＋ 3ns
0.5Ts ＋ 3ns
—
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
表 7-44 LCD2 用の uWIRE シリアルインタフェースのタイミング（FP2IO*）
記号
t1
t2
t3
t4
t5
t6
t7
t8
1.
2.
パラメータ
チップセレクトのセットアップ時間
シリアルクロック周期
シリアルクロックの Low パルス幅
シリアルクロックの High パルス幅
データのセットアップ時間
データのホールド時間
チップセレクトのホールド時間
チップセレクトのネゲート再アサート
Min
1.5Ts − 2ns
—
0.5Ts − 1ns
0.5Ts − 1ns
0.5Ts − 1ns
0.5Ts
1.5Ts
—
Typ
1.5
1
0.5
0.5
0.5
0.5
1.5
注2
Max
—
—
0.5Ts ＋ 1ns
0.5Ts ＋ 1ns
—
—
—
—
単位
Ts（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
Ts ＝シリアルクロック周期
この設定はソフトウェアに依存しています。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
101
7. AC特性
7.6.6
24 ビットシリアルインタフェースのタイミング
t8
SCS
(LCD1=FP1IO11,FP1IO10)
LCD2=FP2IO18)
（注）
t4
t5
t1
SCK
(LCD1=FP1IO17,FP1IO13)
(LCD2=FP2IO19)
t6 t7
（PHA ＝ 0、POL ＝ 0）
t2 t3
SDO
(LCD1=FP1IO19,FP1IO16)
(LCD2=FP2IO21)
無効
D23
D22
D21
D3
D2
D1
D0
注：24 ビットシリアルインタフェースは、REG[4016h] / REG[4034h] のビット 4 および 1 ∼ 0 の影響を受けます。
これらの AC タイミングの場合、REG[4016h] / REG[4034h] のビット 4 ＝ 0 および REG[4016h] / REG[4034h]
のビット 1 ∼ 0 ＝ 00 です。
図 7-36 24 ビットシリアルインタフェースのタイミング
表 7-45 LCD1 用の 24 ビットシリアルインタフェースのタイミング（FP1IO*）
記号
パラメータ
Min
Typ
Max
t1
チップセレクトのセットアップ時間
1.5Ts − 3ns
1.5
—
t2
t3
t4
t5
t6
t7
t8
データのセットアップ時間
データのホールド時間
チップセレクトのホールド時間
シリアルクロック周期
シリアルクロックの Low パルス
シリアルクロックの High パルス
チップセレクトのネゲート再アサート
0.5Ts − 3ns
0.5Ts − 2ns
1.5Ts − 2ns
—
0.5Ts − 3ns
0.5Ts − 3ns
—
0.5
0.5
1.5
1
0.5
0.5
注2
—
—
—
—
0.5Ts ＋ 3ns
0.5Ts ＋ 3ns
—
単位
Ts
（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
表 7-46 LCD2 用の 24 ビットシリアルインタフェースのタイミング（FP2IO*）
記号
パラメータ
Min
Typ
Max
t1
チップセレクトのセットアップ時間
1.5Ts − 2ns
1.5
—
t2
t3
t4
t5
t6
t7
t8
データのセットアップ時間
データのホールド時間
チップセレクトのホールド時間
シリアルクロック周期
シリアルクロックの Low パルス
シリアルクロックの High パルス
チップセレクトのネゲート再アサート
0.5Ts − 1ns
0.5Ts
1.5Ts
—
0.5Ts − 1ns
0.5Ts − 1ns
—
0.5
0.5
1.5
1
0.5
0.5
注2
—
—
—
—
0.5Ts ＋ 1ns
0.5Ts ＋ 1ns
—
1.
2.
102
単位
Ts
（注 1）
Ts
Ts
Ts
Ts
Ts
Ts
Ts
Ts ＝シリアルクロック周期
この設定はソフトウェアに依存しています。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
シャープ社製 DualView パネルのタイミング
7.6.7
t1
t2
CK
Tp
t5
RGB データ
t3
1 2 3
最終
t4
SPL
SPR
t7
t7
t6
t6
LS
t8
CLS
注2
t9
t9
VCOM
VCOMB
図 7-37 シャープ社製 DualView パネルの水平タイミング
表 7-47 シャープ社製 DualView パネルのプログム可能な水平タイミング
記号
t1
t2
CK アクティブ期間
t3
t4
t5
t6
t7
水平表示期間
SPL/SPR パルス幅
水平表示期間の開始位置
水平パルス（LS）幅
水平パルス（LS）の開始位置
CLS パルス幅
VCOM/VCOMB トグル位置
t8
t9
1.
2.
3.
説明
公称
（REG[4020h] のビット 11 ∼ 0）＋ 1
[((REG[4022h] のビット 10 ∼ 0) ＋ 1) × 2]
＋1
((REG[4022h] のビット 10 ∼ 0) ＋ 1) × 2
1
(REG[4024h] のビット 11 ∼ 0) ＋ 1
（REG[4026h] のビット 8 ∼ 0）＋ 1
REG[4056h] のビット 7 ∼ 0
(REG[4052h] のビット 10 ∼ 0) ＞ 0
REG[4054h] のビット 6 ∼ 0
全水平期間（LS 期間）
単位
Tp
Tp ＝ピクセルクロック周期
CLS の立ち上がりエッジは、LS の立ち下がりエッジと同時に行われます。
シャープ社製 DualView の水平タイミングは、以下に基づいています：
LS（HSYNC）パルス極性ビットはアクティブ High です。
CK パルス極性は、0（REG[4001h] のビット 7 ＝ 0）であるため、すべてのパネルインタフェース信号が CK の立ち
下がりエッジで変化します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
103
7. AC特性
t1
t2
SPS
t6
LS
t3
t4
RGBÉfÅ[É^
ライン 1
最終
t5
VCOM
VCOMB
図 7-38 シャープ社製 DualView パネルの垂直タイミング
表 7-48 シャープ社製 DualView パネルのプログラム可能な垂直タイミング
記号
t1
t2
t3
t4
t5
t6
説明
垂直パルス（SPS）幅（注 7）
全垂直期間（SPS 期間）
垂直表示期間の開始位置（注 3）
垂直表示期間
最終画素データ VCOM/VCOMB 逆転
SPS 立ち下がりエッジ LS 立ち上がりエッジ
公称
（REG[4030h] のビット 4 ∼ 0）＋ 1
（REG[402Ah] のビット 11 ∼ 0）＋ 1
注4
(REG[402Ch] のビット 11 ∼ 0) ＋ 1
(REG[4020h] のビット 11 ∼ 0) −
(((REG[4022h] のビット 10 ∼ 0) ＋ 1)
× 2 − (REG[4024h] のビット 11 ∼ 0)
(REG[4028h] のビット 11 ∼ 0) ＋
(REG[4056h] のビット 7 ∼ 0)
単位
ライン
Tp
Tp ＝ピクセルクロック周期
シャープ社製 DualView の垂直タイミングは、以下に基づいています：
SPS（VSYNC）パルス極性ビットはアクティブ Low です。
3. t3は、フレーム開始後の最初のLSパルスから、RGBデータが有効なときの最初のLSパルスまでを測定したものです。
4. t3 ＝ (REG[402Eh] のビット 11 ∼ 0) − (REG[4032h] のビット 11 ∼ 0)
5. VCOM は各ラインを切り替えます（非表示期間も含む）。全垂直期間（REG[402Ah] ＋ 1）は、奇数のラインとなる
ようにプログラムし、次のフレームの先頭の VCOM の論理が現在のフレームの先頭の VCOM の論理と反対になるよ
うにしなければなりません。
6. VCOM と VCOMB は、フレームの開始（SPS は Low になる）から表示期間の終了まで同相で、非表示期間中は位相
がずれます（180 度）。
7.VCOMB が VCOM と同相になるためには、SPS が Low になってから表示期間の開始まで、t1 ≧ t3 でなければなりません。
1.
2.
104
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
Tp
CK
t2
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
t15
t16
t17
t18
t19
t3
LS
CLS
SPS
SPR
SPL
RGB Data
VCOM
VCOMB
図 7-39 シャープ社製 DualView パネルのタイミング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
105
7. AC特性
表 7-49 シャープ社製 DualView パネルのタイミング
記号
Tp
パラメータ
ピクセルクロック周期
Min
27.78
Typ
—
t2
ピクセルクロックの Low パルス
0.5Tp
—
t3
ピクセルクロックの High パルス
0.5Tp
—
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
t15
t16
t17
t18
t19
CK 立ち上がりエッジ前の LS セットアップ
CK 立ち上がりエッジ後の LS ホールド
CK 立ち上がりエッジ前の CLS セットアップ
CK 立ち上がりエッジ後の CLS ホールド
CK 立ち上がりエッジ前の SPS セットアップ
CK 立ち上がりエッジ後の SPS ホールド
CK 立ち上がりエッジ前の SPR セットアップ
CK 立ち上がりエッジ後の SPR ホールド
CK 立ち上がりエッジ前の SPL セットアップ
CK 立ち上がりエッジ後の SPL ホールド
CK 立ち上がりエッジ前の画素データセットアップ
CK 立ち上がりエッジ後の画素データのホールド
CK 立ち上がりエッジ前の VCOM セットアップ
CK 立ち上がりエッジ後の VCOM ホールド
CK 立ち上がりエッジ前の VCOMB セットアップ
CK 立ち上がりエッジ後の VCOMB ホールド
0.5Tp − 2ns
0.5Tp − 1ns
0.5Tp − 1ns
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 1ns
0.5Tp − 1ns
0.5Tp − 2ns
0.5Tp − 1ns
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 2ns
0.5Tp − 1ns
0.5Tp − 4ns
0.5Tp − 1ns
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
1.
106
Max
0.5Tp
0.5Tp ＋
1.5ns
0.5Tp ＋
1.5ns
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
単位
ns
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp ＝ピクセルクロック周期
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
VCOM
VCOM
INPHASE
VCOMB
INPHASE2
LS
LS
S1D13515/S2D13515
VCOMBSEL
1
VCOMB*
0
VCOM
VCOMB
INPHASE
LS
INPHASE2
VCOMBSEL
VCOMB*
図 7-40 必要な外部 VCOMB 論理
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
107
7. AC特性
7.6.8
EID 社製ダブルスクリーンパネルのタイミング（TCON が有効）
注
TCON を有効にした状態で EID 社製ダブルスクリーンパネルを使用するとき、LCD2 ピクセルクロック
の分周は 1:1 でなければなりません。
tLED
tLED
tLEDLO
LED_DIM_OUT
tLEDHI
図 7-41 EID 社製ダブルスクリーンパネルの LED_DIM_OUT のタイミング
表 7-50 EID 社製ダブルスクリーンパネルの LED_DIM_OUT のタイミング
記号
tLED
説明
LED クロック周期
tLEDHI
LED の High 時間
tLEDLO
LED の Low 時間
1.
2.
3.
108
公称
400 × 16 × (100 − (REG[404Fh] のビット 7 ∼ 0))
[(REG[404Eh] のビット 7 ∼ 0) × 2] × 16 × (100 − (REG[404Fh] の
ビット 7 ∼ 0))
tLED − tLEDHI
単位
Tp
Tp
Tp
Tp ＝ピクセルクロック周期
REG[404Fh] のビット 7 ∼ 0 ＝ 98 max。REG[404Fh] のビット 7 ∼ 0 ＞ 98 の場合、内部で 98 にクリップされます。
REG[404Eh] のビット 7 ∼ 0 は 200 ≦でなければなりません。REG[404Eh] のビット 7 ∼ 0 が＞ 200 の場合、内部
で 200 にクリップされます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
Tp
ODCLK
(REG[4040h] bit 0 = 1)
max PWCP
＋ (VPW ＋ 1) ライン
t1
ON_A
＋ (HPS ＋ 20) clk
t2
ON_B
t3
ON_C
t4
ON_D
FLMF
t5
図 7-42 EID 社製ダブルスクリーンパネルの起動制御信号のタイミング
表 7-51 EID 社製ダブルスクリーンパネルの起動制御信号のタイミング
記号
Tpwrclk
t1
1.
2.
t2
t3
説明
内部 PWR_CLK 信号の周期
電源投入後の最初 ODCLKON_A
ON_A HighON_B High の遅延
ON_B HighON_C High の遅延
Min
—
—
—
—
Typ
5,242,880
—
1
1
t4
ON_CON_D0 信号 High の遅延
Tpwrclk ＋ t5
—
t5
FLMF（全垂直期間（VSYNC 期間））
—
VT
Max
—
1
—
—
Tpwrclk ＋ 2
（t5）
—
単位
Tp
Tpwrclk
Tpwrclk
Tpwrclk
ライン
Tp ＝ピクセルクロック周期
VT ＝全垂直期間 (VSYNC 期間 ) ＝ (REG[402Ah] のビット 7 ∼ 0, REG[402Bh] のビット 3 ∼ 0) ＋ 1
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
109
7. AC特性
Tp
ODCLK
(REG[4040h] のビット 0 ＝ 0)
t1
ON_D
t2
ON_C
t3
ON_B
t4
ON_A
FLMF
図 7-43 EID 社製ダブルスクリーンパネルの停止制御信号のタイミング
表 7-52 EID 社製ダブルスクリーンパネルの停止制御信号のタイミング
記号
Tpwrclk
1.
2.
110
パラメータ
内部 PWR_CLK 信号の周期
Min
—
Typ
5,242,880
t1
電源遮断 ON_D 遅延
—
—
t2
t3
t4
ON_D LowON_C Low の遅延
ON_C LowON_B Low の遅延
ON_B LowON_A Low の遅延
—
—
—
1
1
1
Max
—
VT ＋
17Tpwrclk
—
—
—
単位
Tp
Tpwrclk
Tpwrclk
Tpwrclk
Tp ＝ピクセルクロック周期
VT ＝全垂直期間 (VSYNC 期間 ) ＝ (REG[402Ah] のビット 7 ∼ 0, REG[402Bh] のビット 3 ∼ 0) ＋ 1
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
FLMF
t1
EISF
t2
t3
t4
RGB データ
DEXR
無効
最終
D1 D2 D3
無効
t5
STRB
t7
t6
OE
t8
t9
CPV
t10
POLGMA
（1H/2H 反転）
t5/2
POLGMA
（0.5HV 反転）
t11
Tp
ODCLK
図 7-44 EID 社製ダブルスクリーンパネルの水平タイミング
表 7-53 EID 社製ダブルスクリーンパネルの水平タイミング
記号
Tp
1.
t1
説明
ODCLK ピクセルクロック
FLMF 立ち上がりエッジ EISF 立ち上がりエッジ
t2
水平表示期間の開始位置
t3
水平表示期間
t4
EISF パルス幅
t5
全水平期間（HSYNC 期間）
t6
t7
t8
t9
t10
t11
OE Low 幅
STRB 立ち上がり FLMF 立ち下がり、OE 立ち上がり
OE 立ち下がり CPV 立ち上がり
CPV High 幅
POLGMA 1H/2H 反転 STRB 立ち上がり
POLGMA 0.5HV 反転
公称
単位
4
(REG[4024h] のビット 7 ∼ 0),
REG[4025h] のビット 3 ∼ 0) − 1
(REG[4022h] のビット 7 ∼ 0,
REG[4023h] のビット 2 ∼ 0) × 2
1
(REG[4020h] のビット 7 ∼ 0,
REG[4021h] のビット 3 ∼ 0) ＋ 1
REG[4046h] のビット 7 ∼ 0
10
2
50
3
REG[404Ah] のビット 7 ∼ 0
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp ＝ピクセルクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
111
7. AC特性
t2
FLMF
t1
EISF
t3
t4
RGB データ
ライン 1
ライン 2
最終
STRB
OE
CPV
POLGMA
（1H 反転）
Low にセット
POLGMA
（2H 反転）
Low にセット
POLGMA
（0.5H 反転）
t5
t6
Low にセット
t7
t8
POLGMA
（1V 反転）
図 7-45 EID 社製ダブルスクリーンパネルの垂直タイミング
表 7-54 EID 社製ダブルスクリーンパネルの垂直タイミング
記号
t1
説明
FLMF パルス幅
t2
全垂直期間（VSYNC 期間）
t3
垂直表示期間の開始位置
t4
垂直表示期間
t5
t6
t7
t8
POLGMA 1H 反転 High 幅
POLGMA 2H 反転 High 幅
POLGMA 0.5H 反転 Low 幅
POLGMA 1V 反転アクティブ STRB 立ち下がり
112
EPSON
公称
1
REG[402Ah] のビット 7 ∼ 0,
REG[402Bh] のビット 3 ∼ 0) ＋ 1
[(REG[402Eh] のビット 7 ∼ 0,
REG[402Fh] のビット 3 ∼ 0) − 1
REG[402Ch] のビット 7 ∼ 0,
REG[402Dh] のビット 3 ∼ 0) ＋ 1
1
2
1
1
単位
ライン
ライン
ライン
ライン
ライン
ライン
ライン
ライン
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
注
1.
EISF 立ち上がりエッジデータ／ DEXR 切り替えタイミング
表 7-55
Hsync 極性
EID TCON 入力同期極性
（REG[4027h] のビット 7）（REG[4041h] のビット 4）
0
1
0
EISF 立ち上がりエッジデータ／
DEXR 切り替えタイミング
（水平バックポーチ）
HDPS
単位
clk
1 （Reserved）
0 （Reserved）
1
HDPS
clk
Hsync 極性（REG[4027h] のビット 7）は、EID TCON 入力同期極性（REG[4041h] のビット 4）と同
じでなければなりません。
Hsync 極性を 0（アクティブ Low）に設定した場合、EID TCON 入力同期極性は 0（アクティブ Low）
でなければなりません。
Hsync 極性を 1（アクティブ High）に設定した場合、EID TCON 入力同期極性は 1（アクティブ High）
でなければなりません。
2. FLMF 立ち上がりエッジ→データ／ DEXR 切り替えタイミング
表 7-56
Vsync 極性
EID TCON 入力同期極性
（REG[4031h] のビット 7）（REG[4041h] のビット 4）
0
1
0
FLMF 立ち上がりエッジ→
データ／ DEXR 切り替えタイミング
（垂直バックポーチ）
単位
VDPS − 1
ライン
VDPS − 1
ライン
1 （Reserved）
0 （Reserved）
1
Vsync 極性（REG[4031h] のビット 7）は、EID TCON 入力同期極性（REG[4041h] のビット 4）と同
じでなければなりません。
Vsync 極性を 0（アクティブ Low）に設定した場合、EID TCON 入力同期極性は 0（アクティブ Low）
でなければなりません。
Vsync 極性を 1（アクティブ High）に設定した場合、EID TCON 入力同期極性は 1（アクティブ High）
でなければなりません。
3. 水平同期パルス幅 REG[4026h] は、1 より大きくなければなりません（HPW の最小値は 2clk 幅です）。
垂直同期パルス幅 REG[4030h] は、0 より大きくなければなりません（VPW の最小値は 1 ライン幅
です）。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
113
7. AC特性
Tp
ODCK
t2
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
t15
t16
t17
t18
t19
t3
STRB
FLMF
EISF
POLGMA
DEXR
RGB データ
CPV
OE
図 7-46 EID 社製ダブルスクリーンパネルのタイミング
114
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
表 7-57 EID 社製ダブルスクリーンパネルのタイミング
記号
Tp
1.
パラメータ
ピクセルクロック周期
Min
27.78
Typ
—
t2
ピクセルクロックの Low パルス
0.5Tp
—
t3
ピクセルクロックの High パルス
0.5Tp
—
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
t15
t16
t17
t18
t19
CK 立ち上がりエッジ前の STRB セットアップ
CK 立ち上がりエッジ後の STRB ホールド
CK 立ち上がりエッジ前の FLMF セットアップ
CK 立ち上がりエッジ後の FLMF ホールド
CK 立ち上がりエッジ前の EISF セットアップ
CK 立ち上がりエッジ後の EISF ホールド
CK 立ち上がりエッジ前の POLGMA セットアップ
CK 立ち上がりエッジ後の POLGMA ホールド
CK 立ち上がりエッジ前の DEXR セットアップ
CK 立ち上がりエッジ後の DEXR ホールド
CK 立ち上がりエッジ前の画素データセットアップ
CK 立ち上がりエッジ後の画素データのホールド
CK 立ち上がりエッジ前の CPV セットアップ
CK 立ち上がりエッジ後の CPV ホールド
CK 立ち上がりエッジ前の OE セットアップ
CK 立ち上がりエッジ後の OE ホールド
0.5Tp − 2ns
0.5Tp
0.5Tp − 1ns
0.5Tp − 1ns
0.5Tp − 1ns
0.5Tp − 1ns
0.5Tp − 3ns
0.5Tp
0.5Tp − 4ns
0.5Tp
0.5Tp − 4ns
0.5Tp
0.5Tp − 4ns
0.5Tp
0.5Tp − 4ns
0.5Tp
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
Max
0.5Tp
0.5Tp ＋
1.5ns
0.5Tp ＋
1.5ns
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
単位
ns
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp
Tp ＝ピクセルクロック周期
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
115
7. AC特性
7.7
カメラインタフェースのタイミング
t4
CMxVREF/CMxFIELD
（または CxVSIN/CxDEIN）
t1
t3
t2
CMxHREF
（または CxHSIN）
CMxDAT[7:0]
（または CxRIN*/CxGIN*/CxBIN*）
ライン 1
ライン 2
最終
t5
t6
t7
t8
t9
CMxCLKIN
（または CxPCLKIN）
CMxDAT[7:0]
（または CxRIN*/CxGIN*/CxBIN*）
t10
t11
CMxVREF/CMxFIELD/CMxHREF
（または CxVSIN/CxDEIN/CxHSIN）
注：x は、1 または 2 を表す
図 7-47 カメラインタフェースのタイミング
表 7-58 カメラインタフェースのタイミング
記号
パラメータ
Min
Max
t1
CMxVREF/CMxFIELD 立ち上がりエッジ CMxHREF 立ち上がりエッジ
0
—
t2
t3
t4
水平帰線期間
CMxHREF 立ち下がりエッジ CMxVREF 立ち下がりエッジ
垂直帰線期間
1
0
1
—
—
—
t5
カメラ入力クロック周期
1（注 3）
—
t6
t7
t8
t9
t10
t11
カメラ入力クロックの Low パルス幅
カメラ入力クロックの High パルス幅
データのセットアップ時間
データのホールド時間
CMxVREF、CMxFIELD、CMxHREF セットアップ時間
CMxVREF、CMxFIELD、CMxHREF ホールド時間
4
4
2.4
3.8
2.4
3.8
—
—
—
—
—
—
1.
2.
3.
116
単位
Tc
（注 1）
Tc
Tc
ライン
Ts
（注 2）
ns
ns
ns
ns
ns
ns
Tc ＝カメラブロック入力クロック周期
Ts ＝システムクロック周期
RGB 入力ストリーミングモードの場合（REG[0D06h] / REG[0D46h] のビット 2 ∼ 1 ＝ 10）、最小期間は 2Ts です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.8
SDRAM インタフェースのタイミング
t1
MEMCLK
t2
t3
t4
t5
t6
t7
t8
t9
t11
t13
MEMA[12:0]
MEMBA[1:0]
MEMCS#
MEMRAS#
MEMCAS#
MEMWE#
MEMDQM[3:0]
MEMDQ[31:0]
（出力データ、ライトサイクル）
t10
t14
t12
t15
t16
t17
MEMCKE
MEMDQ[31:0]
（入力データ、リードサイクル）
図 7-48 SDRAM インタフェースのタイミング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
117
7. AC特性
表 7-59 SDRAM インタフェースのタイミング（クロックソースは PLL1）
記号
パラメータ
Min
Max
単位
t1
MEMCLK サイクル時間
10.0
—
ns
t2
MEMCLK Low パルス幅
3.4
—
ns
t3
MEMCLK High パルス幅
4.6
—
ns
t4
MEMCLK 立ち上がり前の MEMA[12:0] と MEMBA[1:0] のセットアップ
2.5
—
ns
t5
MEMCLK 立ち上がり後の MEMA[12:0] と MEMBA[1:0] のホールド
2.5
—
ns
t6
MEMCLK 立ち上がり前の MEMCS#、MEMRAS#、MEMCAS#、MEMWE#
のセットアップ
2.5
—
ns
t7
MEMCLK 立ち上がり後の MEMCS#、MEMRAS#、MEMCAS#、MEMWE#
のホールド
2.5
—
ns
t8
MEMCLK 立ち上がり前の MEMDQM[3:0] のセットアップ
2.5
—
ns
t9
MEMCLK 立ち上がり後の MEMDQM[3:0] のホールド
2.5
—
ns
t10
MEMCLK 立ち上がり MEMDQ[31:0] Low-Z（書き込みの場合）（注 1）
—
7.8
ns
t11
MEMCLK 立ち上がり前の MEMDQM[31:0] 出力データのセットアップ
（書き込みの場合）
2.9
—
ns
t12
MEMCLK 立ち上がり MEMDQ[31:0] High-Z（書き込みの場合）（注 2）
2.4
6.1
ns
t13
MEMCLK 立ち上がり後の MEMDQM[31:0] 出力データのホールド（書き
込みの場合）
1.2
—
ns
t14
MEMCLK 立ち上がり前の MEMCKE のセットアップ
2.1
—
ns
t15
MEMCLK 立ち上がり後の MEMCKE のホールド
2.5
—
ns
t16
MEMDQ[31:0] 入力セットアップ時間（読み出しの場合）
3.5
—
ns
t17
MEMDQ[31:0] 入力ホールド時間（読み出しの場合）
0
—
ns
1.
2.
118
MEMDQ[31:0] はライトサイクルの先頭で Low-Z になり、2 クロック期間の後、出力データが利用可能となります。
MEMDQ[31:0] は、ライトサイクルの最後に High-Z にならず、次のリードサイクルの開始時にのみ High-Z になります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.9
I2S インタフェースのタイミング
MCLKO
(8x SCKIO)
t8
t1
t4
t2
t3
SCKIO
（出力）
t9
t6
t7
WSIO
（出力）
t5
t10
SDO
t11
SDO
図 7-49 SCKIO/WSIO が出力のときの I2S のタイミング
表 7-60 SCKIO/WSIO が出力のときの I2S のタイミング
記号
1.
説明
t1
MCLKO 周期（注 1）
Min ／
公称
Max
単位
M
M＋1
Tsdram
t2
MCLKO の High 期間（注 2）
N
N＋1
Tsdram
t3
MCLKO の Low 期間（注 2）
N
N＋1
Tsdram
t4
SCKIO の出力周期
8
—
t1
t5
WSIO の出力周期
32
—
t4
t6
WSIO 出力の High 時間
16
—
t4
t7
WSIO 出力の Low 時間
16
—
t4
t8
MCLKO 立ち上がりエッジ SCKIO 出力の立ち上がり／立ち下が
りエッジ
—
2.7
ns
t9
MCLKO 立ち上がりエッジ WSIO 出力の立ち上がり／立ち下がり
エッジ
—
2.5
ns
t10
SCKIO 出力の立ち上がり SDO 出力が有効（REG[0100h] のビッ
ト 4 ＝ 1）
—
3.3
ns
t11
SCKIO 出力の立ち下がり SDO 出力が有効（REG[0100h] のビッ
ト 4 ＝ 0）
—
4.1
ns
Tsdram は、SDRAM クロックの 1 つのクロックサイクル期間です（Ts˜2）。Ts は、システムクロックの周期です。
MCLKO クロックジェネレータは、位相積算回路であり、平均 MCLKO 出力期間 t1 を生成します。t1 ＝ [65536 ÷
(REG[010Eh] のビット 14 ∼ 0)] Tsdram サイクルです。
MCLKO の期間は、M と M ＋ 1 Tsdram サイクルの間で変動し、t1 に対する平均期間を生成します。
ここで、M は [65536 ÷ (REG[010Eh] のビット 14 ∼ 0)] の商です。
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（Rev. 1.7）
EPSON
119
7. AC特性
t2 と t3 は、N と N ＋ 1 Tsdram クロックサイクルの間で変動します。
ここで、N は [32768 ÷ (REG[010Eh] のビット 14 ∼ 0)] の商です。
2.
t1
SCKIO
（入力）
t7 t8
t9
t3
t10
t4
WSIO
（入力）
t2
t5
SDO
t6
SDO
図 7-50 SCKIO/WSIO が入力のときの I2S のタイミング
表 7-61 SCKIO/WSIO が入力のときの I2S のタイミング
記号
説明
Min ／
公称
Max
単位
t1
SCKIO 周期
—
—
—
t2
WSIO 周期
32
—
t1
t3
WSIO の High 時間
16
—
t1
t4
WSIO の Low 時間
16
—
t1
t5
SCKIOの立ち上がりSDO出力が有効（REG[0100h]のビット4＝1）
—
15.7
ns
t6
SCKIOの立ち下がりSDO出力が有効（REG[0100h]のビット4＝0）
—
15.3
ns
t7
SCKIOの立ち上がり前のWSIOのセットアップ時間（REG[0100h]
のビット 4 ＝ 0）
0
—
ns
t8
SCKIO の立ち上がり後の WSIO のホールド時間（REG[0100h] の
ビット 4 ＝ 0）
1.4
—
ns
t9
SCKIOの立ち下がり前のWSIOのセットアップ時間（REG[0100h]
のビット 4 ＝ 0）
0.4
—
ns
t10
SCKIO の立ち下がり後の WSIO のホールド時間（REG[0100h] の
ビット 4 ＝ 1）
1
—
ns
120
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
7.10
キーパッドインタフェースのタイミング
t1
KPDCLK
（内部クロック）
（注 1）
REG[01C0h] のビット 1 ＝ 0
（フィルタが無効）のときのサンプリングクロックのタイミング
（注 2）
t2
（内部信号）
REG[01C0h] のビット 1 ＝ 1
（フィルタが有効）のときのサンプリングクロックのタイミング
（注 2）
t3
（内部信号）
図 7-51 キーパッドインタフェースベースのタイミング
注
1. KPDCLK は、キーパッドインタフェースで使用される内部クロックです。ユーザーがこのクロック
を見ることはできません。
2. サンプリングクロックは、キーパッドインタフェース用の内部入力サンプリングクロックです。ユー
ザーがこのクロックを見ることはできません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
121
7. AC特性
サンプリング
クロック
（内部クロック）
t4
t4
KPC0
t4
KPC1
t4
KPC2
t4
KPC3
t4
KPC4
KPRx
（注）
図 7-52 キーパッドインタフェースのタイミング
注
フィルタを無効にした場合（REG[01C0h] のビット 1 ＝ 0）、各 KPCx パルスの最後に KPRx がサンプリ
ングされてチェックされます。フィルタを有効にした場合（REG[01C0h] のビット 1 ＝ 1）
、各 KPCx パ
ルスの最後に、フィルタリングされた状態の KPRx がサンプリングされてチェックされます。フィルタ
入力タイミングの詳細については、123 ページの図 7-53「キーパッドのグリッチフィルタ入力のタイミ
ング」を参照してください。
表 7-62 キーパッドインタフェースのタイミング
記号
t1
t2
t3
t4
Min
パラメータ
キーパッドクロック周期（121 ページの図 7-51 を参照）
サンプリングクロックパルス幅（t1と同じ）
（121ページの図7-51を参照）
サンプリングクロックパルス幅（121 ページの図 7-51 を参照）
キー駆動期間
Typ
注1
注1
注2
4（注 3）
Max
単位
tINCLK1
tINCLK1
t1
t2 または
t3
1) t1 は、REG[01D4h] ∼ REG[01D5h] で規定されます。
2) t3 は、REG[01CCh] ∼ REG[01CEh] で規定されます。
3) REG[01C0h]のビット1＝0の場合、t4＝(4×t2)になります。REG[01C0h]のビット1＝1の場合、t4＝(4×t3)になります。
122
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
7. AC特性
サンプリング
クロック
（内部クロック）
フィルタの
サンプリング（注）
KPRx
t4
t4
KPC0
t4
KPC1
t4
KPC2
t4
KPC3
t4
KPC4
フィルタリング
された KPRx
INT の生成
（REG[01D0h] ∼ [01D3]）
可
可
不可
可
可
注
KPRx は内部で 2 回サンプリングされます。フィルタリングされた KPRx は、2 つの連続したサンプルが同じで、
かつフィルタリングされた現在の KPRx 状態と逆の場合にのみ状態を変更します。
図 7-53 キーパッドのグリッチフィルタ入力のタイミング
注
KPRx は内部で 2 回サンプリングされます。フィルタリングされた KPRx は、2 つの連続したサンプルが
同じで、かつフィルタリングされた現在の KPRx 状態と逆の場合にのみ状態を変更します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
123
7. AC特性
7.11
シリアルフラッシュ（SPI）インタフェースのタイミング
SPICS#
SPIDIO（MSB が最初） D7
（出力）
D6
D5
t4 t5
D4
D3
D2
D1
D0
t1
t6
SPICLK
（PHA ＝ 1、POL ＝ 0）
（PHA ＝ 1、POL ＝ 1）
（PHA ＝ 0、POL ＝ 0）
t3 t3
（PHA ＝ 0、POL ＝ 1）
t2
t7 t8
SPIDIO（MSB が最初） D7
（入力）
D6
D5
D4
D3
D2
D1
D0
PHA：シリアルクロック位相（REG[0B04h] のビット 2）
POL：シリアルクロック極性（REG[0B04h] のビット 1）
図 7-54 シリアルフラッシュ（SPI）インタフェースのタイミング
表 7-63 シリアルフラッシュ（SPI）インタフェースのタイミング
記号
パラメータ
Min
t1
チップセレクトのLowセットアップ時間（注2） Tmincsl − 0.7ns
t2
シリアルクロック周期（注 3）
t3
t4
t5
t6
t7
t8
1.
2.
3.
4.
5.
6.
124
—
Thsckmin −
シリアルクロック Low（High）パルス幅（注 4）
0.7ns
Thsckmin −
データ出力のセットアップ時間（注 4）
1.6ns
Thsckmin −
データ出力のホールド時間（注 4）
0.6ns
チップセレクトの High ホールド時間（注 5） Tmincsh ＋ 0.3ns
13
データ入力のセットアップ時間
0
データ入力のホールド時間
Typ
Max
—
—
Tsck
—
Thsckmax ＋
0.7ns
—
単位
Tsdram
（注 1）
Tsdram
Tsdram
—
—
Tsdram
—
—
Tsdram
—
—
—
—
—
—
Tsdram
ns
ns
Tsdram＝ SDRAM クロック周期（ns）
Tmincsl＝ ROUNDUP[(REG[0B04h] のビット 5 ∼ 3) ÷ 2] ＋ (1 − (REG[0B04h] のビット 3)) ＋ 3
Tsck＝ [(REG[0B04h] のビット 5 ∼ 3) ＋ 2]
Thsckmin ＋ Thsckmax ＝ Tsck
Thsckmin＝ ROUNDDOWN[Tsck ÷ 2]
Thsckmax＝ ROUNDUP[Tsck ÷ 2]
Tmincsh＝ Thsckmin ＋ 1
Tmincshb＝ Thsckmin ＋ 1
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
8. メモリマップ
8.
メモリマップ
S1D13515/S2D13515 のすべてのバスに関するメモリ、デバイス、およびスレーブは、単一の 32 ビット
メモリマップのアドレス空間として取り扱われています。
表 8-1 S1D13515/S2D13515 メモリマップ
現在のアドレス範囲
説明
0400_0000h ∼ 0400_7FFFh
内部 SRAM1（32KB）
0400_8000h ∼ 0400_FFFFh
内部 SRAM2（32KB）
0401_0000h ∼ 0401_7FFFh
内部 SRAM3（32KB）
0430_0000h ∼ 0430_FFFFh
内部 ROM（64KB）
1000_0000h ∼ 1FFF_FFFFh
外部 SDRAM（最大 256MB）
2000_0000h ∼ 2FFF_FFFFh
シリアルフラッシュリード（最大 256MB）（注 1）
3800_0000h ∼ 3800_FFFFh
レジスタ／ APB バス
（キーパッドインタフェース、PWM を含む）
3801_0000h ∼ 3801_FFFFh
Reserved
4000_0000h ∼ 4FFF_FFFFh
色深度コンバータ（BPPC）ポート 0（注 2）
5000_0000h ∼ 5FFF_FFFFh
色深度コンバータ（BPPC）ポート 1（注 2）
6000_0000h ∼ 6FFF_FFFFh
色深度コンバータ（BPPC）ポート 2（注 2）
7000_0000h ∼ 7FFF_FFFFh
色深度コンバータ（BPPC）ポート 3（注 2）
注
1. SPI を無効にしたときには（REG[0B04h] のビット 4 ＝ 0）、シリアルフラッシュの読み出し領域にア
クセスしないでください。
2. ホストインタフェースを通じて色深度コンバータ（BPPC）ポートにはアクセスできません。 BPPC
ポートへのアクセスおよび BPPC ポートからのアクセスは 32 ビット単位でなければなりません。
3. DMAC は、1 つ以上の SRAM バンクをまたいたバーストアクセスをしない場合があります。
4. DMAC による転送が SRAM バンク間をまたがる場合には、REG[3C0C] bit 6 または REG[3C1C] bit 6
で、非バーストモードを有効にしてください。
5. スプライトエンジンは、SRAM にはアクセスできません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
125
9. クロック
9.
クロック
オーディオクロック
（I2S インタフェース用）:
分周器
INCLK1
PLL1IN
CLKI
0
OSCI
1
分周器
REG[010Eh] ~ REG[010Fh]
REG[0020h] ~ REG[0024h]
1
PLL1
0
1
REG[003Eh] のビット 2 ∼ 1
外部
SDRAM クロック
(~100MHz)
0
REG[003Eh] のビット 0
CNF0
シリアルフラッシュ
インタフェースロジック
(~100MHz)
システムクロック
(~50MHz)
³2
REG[003Ch] のビット 1
分周器
分周器
タイマクロック
(LSCLK)
PWMSRCCLK
REG[0034h] ~ REG[0035h]
REG[0D02h] のビット 7
カメラ 1
クロック
分周器
REG[0A80h] ~ REG[0A81h]
REG[0D02h] のビット 6 ∼ 2
REG[0D42h] のビット 7
分周器
カメラ 2
クロック
分周器
キーパッドクロック
REG[0D42h] のビット 6 ∼ 2
REG[01D4h] ~ REG[01D5h]
REG[0060h]
REG[0061h] のビット 0
0
分周器
1
0
1
ホスト SPI
インタフェース
クロック
REG[0061h] のビット 2
SPICLKISEL
REG[0062h]
REG[0063h] のビット 0
0
分周器
1
0
1
REG[0063h] のビット 2
LCD Clocks
ソース
分周器
Host I2C
インタフェース
クロック
I2CCLKISEL
LCD1 ピクセル
クロック
INCLK2
PLL2IN
REG[0030h]
REG[0028h] ~ REG[002Ah]
0
分周器
分周器
1
PLL2
1
0
REG[003Eh] のビット 6 ∼ 5
1
LCD1 シリアル
インタフェース
クロック
REG[0032h]
0
分周器
REG[003Eh] のビット 4
REG[003Ch] のビット 2
LCD2 ピクセル
クロック
REG[0031h]
REG[003Eh] のビット 7
分周器
LCD2 シリアル
インタフェース
クロック
REG[0033h]
図 9-1 クロックの概要
126
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10. レジスタ
この項では、S1D13515/S2D13515 のレジスタにアクセスする方法およびその場所について説明します。
また、各レジスタの配置と使用方法についても詳細に説明しています。
10.1
レジスタマッピング
S1D13515/S2D13515 のレジスタは、メモリマッピングされています。システムが入力端子を CS# ＝ 0 お
よび M/R# ＝ 0 としてデコードすると、レジスタにアクセスできます。
表 10-1 S1D13515/S2D13515 メモリ／レジスタの選択
M/R#
アドレス
サイズ
機能
1
000000h ∼ 1FFFFFh
2MB
メモリ空間
0
0000h ∼ FFFFh
64KB
レジスタ空間
レジスタ空間は AB[15:0] によってデコードされ、以下のようにマッピングされます。
表 10-2 S1D13515/S2D13515 のレジスタマッピング
アドレス
端子タイプ
機能
システム制御レジスタ
0000h ∼ 001Eh
同期
0020h ∼ 004Fh
非同期
0050h ∼ 007Fh
同期
システム制御レジスタ（内部空間の 3800_xxxxh と同じ。ホスト
と内部 C33 プロセッサの両方によってアクセス可能）
ホストインタフェースレジスタ（ホストによってのみアクセス可能）
0080h ∼ 0081h
非同期
MUADDR[31:16]: Internal Memory Space Upper Address Register
0082h
非同期
MUMASK[20:16]: Internal Memory Space Upper Address Mask
Register
0084h
非同期
HOSTCTL[7:0]: Host Control Register
00A8h ∼ 00ABh
同期
MRWADDR[31:0]: Internal Memory Space Read/Write Address
00ACh ∼
00ADh
同期
MRWDATA[15:0]: Internal Memory Space Read/Write Data Port
内部レジスタ
00B0h ∼ FFFFh
同期
内部レジスタ（内部空間の 3800_xxxxh と同じ。ホストと内部 C33
プロセッサの両方によってアクセス可能）
注
S1D13515/S2D13515 のパワーセーブモードを有効にしている場合（REG[003Ch] のビット 0 ＝ 1）
、非同
期レジスタにのみアクセスできます。同期レジスタにはアクセスしないでください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
127
10. レジスタ
10.2
レジスタセット
S1D13515/S2D13515 のレジスタを以下の表に示します。
表 10-3 S1D13515/S2D13515 レジスタセット
レジスタ
ページレジスタ
ページ
システム制御レジスタ
REG[0000h] Product ID Register 0
138 REG[0001h] Product ID Register 1
138
REG[0002h] Product ID Register 2
138 REG[0003h] Product ID Register 3
138
REG[000Ch] ∼ REG[000Fh] は予約レジスタです
REG[0010h] C33 TTBR Remap Address Register 0
138
139 REG[0011h] C33 TTBR Remap Address Register 1
139
REG[0012h] C33 TTBR Remap Address Register 2
139 REG[0013h] C33 TTBR Remap Address Register 3
139
REG[001Ch] C33 Control Register
139 REG[001Dh] C33 Software Reset Register
140
REG[001Eh] C33 Status Register
140
REG[0020h] PLL1 Configuration Register 0
141 REG[0021h] PLL1 Configuration Register 1
142
REG[0022h] PLL1 Configuration Register 2
142 REG[0024h] PLL1 Control Register
143
REG[0028h] PLL2 Configuration Register 0
143 REG[0029h] PLL2 Configuration Register 1
144
REG[002Ah] PLL2 Configuration Register 2
145 REG[002Ch] PLL2 Control Register
145
REG[0030h] LCD1PCLK Configuration Register
145 REG[0031h] LCD2PCLK Configuration Register
146
REG[0032h] LCD1SCLK Configuration Register
147 REG[0033h] LCD2SCLK Configuration Register
148
REG[0034h] PWMSRCCLK Configuration Register 0
148 REG[0035h] PWMSRCCLK Configuration Register 1
148
REG[003Ch] Power Save Configuration Register
149 REG[003Dh] IO Drive Select Register
151
REG[003Eh] Input Clock Control Register
152 REG[0060h] Host SPI Clock Configuration Register
154
REG[0061h] Host SPI Enable Register
155 REG[0062h] Host I2C Clock Configuration Register
156
REG[0063h] Host I2C Enable Register
157
ホストインタフェースレジスタ
REG[0080h] Internal Memory Space Upper Address Register 0
REG[0081h] Internal Memory Space Upper Address Register 1
158
158
REG[0082h] Internal Memory Space Upper Address Mask Register
158
REG[0084h] Host Control Register 0
REG[008Ah] Host Control Register 2
159 REG[0085h] Host Control Register 1
160
REG[00A8h] Internal Memory Space Read/Write Address Register 0
159
REG[00A6h] Internal Memory Space Read/Write Control Register
160
REG[00A9h] Internal Memory Space Read/Write Address Register 1
162
REG[00AAh] Internal Memory Space Read/Write Address Register 2
162
REG[00ABh] Internal Memory Space Read/Write Address Register 3
162
162
REG[00ACh] Internal Memory Space Read/Write Data Port Register 0 REG[00ADh] Internal Memory Space Read/Write Data Port Register 1
163 163
128
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
色深度コンバータ設定レジスタ
REG[00B0h] BPPC Port 0 Mode Configuration Register 0
165 REG[00B1h] BPPC Port 0 Mode Configuration Register 1
166
REG[00B4h] BPPC Port 0 Base Register 0
166 REG[00B5h] BPPC Port 0 Base Register 1
166
REG[00B6h] BPPC Port 0 Base Register 2
166 REG[00B7h] BPPC Port 0 Base Register 3
166
REG[00B8h] BPPC Port 0 Mask Register 0
167 REG[00B9h] BPPC Port 0 Mask Register 1
167
REG[00BAh] BPPC Port 0 Mask Register 2
167 REG[00BBh] BPPC Port 0 Mask Register 3
167
REG[00BCh] BPPC Port 0 Target Base Register 0
168 REG[00BDh] BPPC Port 0 Target Base Register 1
168
REG[00BEh] BPPC Port 0 Target Base Register 2
168 REG[00BFh] BPPC Port 0 Target Base Register 3
168
REG[00C0h] BPPC Port 1 Mode Configuration Register 0
169 REG[00C1h] BPPC Port 1 Mode Configuration Register 1
170
REG[00C4h] BPPC Port 1 Base Register 0
170 REG[00C5h] BPPC Port 1 Base Register 1
170
REG[00C6h] BPPC Port 1 Base Register 2
170 REG[00C7h] BPPC Port 1 Base Register 3
170
REG[00C8h] BPPC Port 1 Mask Register 0
171 REG[00C9h] BPPC Port 1 Mask Register 1
171
REG[00CAh] BPPC Port 1 Mask Register 2
171 REG[00CBh] BPPC Port 1 Mask Register 3
171
REG[00CCh] BPPC Port 1 Target Base Register 0
172 REG[00CDh] BPPC Port 1 Target Base Register 1
172
REG[00CEh] BPPC Port 1 Target Base Register 2
172 REG[00CFh] BPPC Port 1 Target Base Register 3
172
REG[00D0h] BPPC Port 2 Mode Configuration Register 0
173 REG[00D1h] BPPC Port 2 Mode Configuration Register 1
173
REG[00D4h] BPPC Port 2 Base Register 0
174 REG[00D5h] BPPC Port 2 Base Register 1
174
REG[00D6h] BPPC Port 2 Base Register 2
174 REG[00D7h] BPPC Port 2 Base Register 3
174
REG[00D8h] BPPC Port 2 Mask Register 0
175 REG[00D9h] BPPC Port 2 Mask Register 1
175
REG[00DAh] BPPC Port 2 Mask Register 2
175 REG[00DBh] BPPC Port 2 Mask Register 3
175
REG[00DCh] BPPC Port 2 Target Base Register 0
176 REG[00DDh] BPPC Port 2 Target Base Register 1
176
REG[00DEh] BPPC Port 2 Target Base Register 2
176 REG[00DFh] BPPC Port 2 Target Base Register 3
176
REG[00E0h] BPPC Port 3 Mode Configuration Register 0
177 REG[00E1h] BPPC Port 3 Mode Configuration Register 1
177
REG[00E4h] BPPC Port 3 Base Register 0
178 REG[00E5h] BPPC Port 3 Base Register 1
178
REG[00E6h] BPPC Port 3 Base Register 2
178 REG[00E7h] BPPC Port 3 Base Register 3
178
REG[00E8h] BPPC Port 3 Mask Register 0
179 REG[00E9h] BPPC Port 3 Mask Register 1
179
REG[00EAh] BPPC Port 3 Mask Register 2
179 REG[00EBh] BPPC Port 3 Mask Register 3
179
REG[00ECh] BPPC Port 3 Target Base Register 0
180 REG[00EDh] BPPC Port 3 Target Base Register 1
180
REG[00EEh] BPPC Port 3 Target Base Register 2
180 REG[00EFh] BPPC Port 3 Target Base Register 3
180
I2S 制御レジスタ
REG[0100h] I2S Interface Control Register 0
181 REG[0101h] I2S Interface Control Register 1
REG[0104h] I2S FIFO Register 0
183 REG[0105h] I2S FIFO Register 1
184
REG[010Ah] I2S FIFO Status Register 0
185 REG[010Ch] I2S FIFO Status Register 1
185
REG[010Eh] I2S Audio Clock Control Register 0
186 REG[010Fh] I2S Audio Clock Control Register 1
186
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
182
129
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
I2S DMA レジスタ
REG[0148h] I2S DMA Buffer 0 Address Register 0
187 REG[0149h] I2S DMA Buffer 0 Address Register 1
187
REG[014Ah] I2S DMA Buffer 0 Address Register 2
187 REG[014Bh] I2S DMA Buffer 0 Address Register 3
187
REG[014Ch] I2S DMA Buffer 1 Address Register 0
188 REG[014Dh] I2S DMA Buffer 1 Address Register 1
188
REG[014Eh] I2S DMA Buffer 1 Address Register 2
188 REG[014Fh] I2S DMA Buffer 1 Address Register 3
188
REG[0152h] I2S DMA Buffers Size Register 0
188 REG[0153h] I2S DMA Buffers Size Register 1
188
REG[0154h] I2S DMA Status Register
189
GPIO レジスタ
REG[0180h] GPIO Configuration Register 0
190 REG[0181h] GPIO Configuration Register 1
190
REG[0182h] GPIO Status Register 0
190 REG[0183h] GPIO Status Register 1
190
REG[0184h] GPIO Pull-down Control Register 0
191 REG[0185h] GPIO Pull-down Control Register 1
191
REG[0186h] GPIO[15:8] / Keypad Configuration Register
191 REG[0188h] Miscellaneous Pull-up/Pull-down Register 0
192
REG[0189h] Miscellaneous Pull-up/Pull-down Register 1
194
キーパッドレジスタ
REG[01C0h] Keypad Control Register
197 REG[01C4h] Keypad Interrupt Enable Register 0
REG[01C5h] Keypad Interrupt Enable Register 1
198 REG[01C6h] Keypad Interrupt Enable Register 2
198
198
REG[01C7h] Keypad Interrupt Enable Register 3
198 REG[01C8h] Keypad Input Polarity Register 0
199
REG[01C9h] Keypad Input Polarity Register 1
199 REG[01CAh] Keypad Input Polarity Register 2
199
REG[01CBh] Keypad Input Polarity Register 3
199 REG[01CCh] Keypad Filter Sampling Period Register 0
200
REG[01CDh] Keypad Filter Sampling Period Register 1
200 REG[01CEh] Keypad Filter Sampling Period Register 2
200
REG[01D0h] Keypad Interrupt Raw Status/Clear Register 0
201 REG[01D1h] Keypad Interrupt Raw Status/Clear Register 1
201
REG[01D2h] Keypad Interrupt Raw Status/Clear Register 2
201 REG[01D3h] Keypad Interrupt Raw Status/Clear Register 3
201
REG[01D4h] Keypad Clock Configuration Register 0
202 REG[01D5h] Keypad Clock Configuration Register 1
202
REG[01D6h] Keypad GPI Function Enable Register
202
PWM レジスタ
REG[0200h] PWM Control Register
203 REG[0201h] PWM1 Enable/On Register
REG[0202h] PWM1 Off Register
205 REG[0203h] PWM1 Control Register
206
REG[0204h] PWM2 Enable/On Register
206 REG[0205h] PWM2 Off Register
207
REG[0206h] PWM2 Control Register
205
207
SDRAM リード／ライトバッファレジスタ
REG[0240h] SDRAM Buffer 0 Configuration Register
208 REG[0242h] SDRAM Buffer 0 Control Register
209
REG[0244h] SDRAM Buffer 0 Read Bytes Register
210
REG[0248h] SDRAM Buffer 0 Target Address Register 0
210 REG[0249h] SDRAM Buffer 0 Target Address Register 1
REG[024Ah] SDRAM Buffer 0 Target Address Register 2
210 REG[024Bh] SDRAM Buffer 0 Target Address Register 3
210
REG[024Ch] SDRAM Buffer 0 Data Port Register 0
211 REG[024Dh] SDRAM Buffer 0 Data Port Register 1
211
REG[0250h] SDRAM Buffer 1 Configuration Register
212 REG[0252h] SDRAM Buffer 1 Control Register
213
REG[0254h] SDRAM Buffer 1 Read Bytes Register
214
REG[0258h] SDRAM Buffer 1 Target Address Register 0
214 REG[0259h] SDRAM Buffer 1 Target Address Register 1
REG[025Ah] SDRAM Buffer 1 Target Address Register 2
214 REG[025Bh] SDRAM Buffer 1 Target Address Register 3
214
REG[025Ch] SDRAM Buffer 1 Data Port Register 0
215 REG[025Dh] SDRAM Buffer 1 Data Port Register 1
215
REG[0260h] SDRAM Buffer 0 Rectangular Increment Register 0
215 REG[0261h] SDRAM Buffer 0 Rectangular Increment Register 1
215
REG[0262h] SDRAM Buffer 1 Rectangular Increment Register 0
216 REG[0263h] SDRAM Buffer 1 Rectangular Increment Register 1
216
REG[0264h] SDRAM Read/Write Buffer Internal Address Register 0
216 REG[0265h] SDRAM Read/Write Buffer Internal Address Register 1
216
REG[0266h] SDRAM Read/Write Buffer Internal Address Register 2
216 REG[0267h] SDRAM Read/Write Buffer Internal Address Register 3
216
210
214
REG[0300h] ~ REG[037Eh] (Even Addresses) Aliased SDRAM Buffer 0 Data Port REG[0301h] ~ REG[037Fh] (Odd Addresses) Aliased SDRAM Buffer 0 Data Port
Register 0
217 Register 1
217
REG[0380h] ~ REG[03FEh] (Even Addresses) Aliased SDRAM Buffer 1 Data Port REG[0381h] ~ REG[03FFh] (Odd Addresses) Aliased SDRAM Buffer 1 Data Port
Register 0
218 Register 1
218
130
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
ワープロジック設定レジスタ
REG[0400h] Warp Logic Configuration Register
219 REG[0402h] Warp Logic Event Flag Register
220
REG[0404h] Warp Logic Event Enable Register
221 REG[0406h] Warp Logic Event Clear Register
222
REG[0408h] Warp Logic Frame Status Register
223 REG[040Ah] Warp Logic Frame Ready Set Register
224
REG[0410h] Warp Logic Input Width Register 0
225 REG[0411h] Warp Logic Input Width Register 1
225
REG[0412h] Warp Logic Input Height Register 0
225 REG[0413h] Warp Logic Input Height Register 1
225
REG[0414h] Warp Logic Output Width Register 0
226 REG[0415h] Warp Logic Output Width Register 1
226
REG[0416h] Warp Logic Output Height Register 0
226 REG[0417h] Warp Logic Output Height Register 1
226
REG[0420h] Warp Logic Frame Buffer 0 Start Address Register 0 227 REG[0421h] Warp Logic Frame Buffer 0 Start Address Register 1 227
REG[0422h] Warp Logic Frame Buffer 0 Start Address Register 2 227 REG[0423h] Warp Logic Frame Buffer 0 Start Address Register 3 227
REG[0424h] Warp Logic Frame Buffer 1 Start Address Register 0 228 REG[0425h] Warp Logic Frame Buffer 1 Start Address Register 1 228
REG[0426h] Warp Logic Frame Buffer 1 Start Address Register 2 228 REG[0427h] Warp Logic Frame Buffer 1 Start Address Register 3 228
REG[0430h] Warp Logic Background Color Blue Register
228 REG[0431h] Warp Logic Background Color Green Register
REG[0432h] Warp Logic Background Color Red Register
229 REG[0434h] Warp Logic Input X Offset Register 0
229
230
REG[0435h] Warp Logic Input X Offset Register 1
230 REG[0436h] Warp Logic Input Y Offset Register 0
230
REG[0437h] Warp Logic Input Y Offset Register 1
230 REG[0440h] Warp Logic Offset Table Configuration Register
231
REG[0444h] Warp Logic Offset Table SDRAM Start Address Register 0 REG[0445h] Warp Logic Offset Table SDRAM Start Address Register 1
232
232
REG[0446h] Warp Logic Offset Table SDRAM Start Address Register 2 REG[0447h] Warp Logic Offset Table SDRAM Start Address Register 3
232
232
REG[0450h] Warp Logic Luminance Table Configuration Register 0
REG[0452h] Warp Logic Luminance Table Configuration Register 1
233
234
REG[0454h] Warp Logic Luminance Table SDRAM Start Address
REG[0455h] Warp Logic Luminance Table SDRAM Start Address
Register 0
235 Register 1
235
REG[0456h] Warp Logic Luminance Table SDRAM Start Address
REG[0457h] Warp Logic Luminance Table SDRAM Start Address
Register 2
235 Register 3
235
ブレンディングエンジン設定レジスタ
REG[0900h] CH1OUT Control Register
236
REG[0904h] CH1OUT Writeback Frame Buffer 0 Address Register 0
237
REG[0905h] CH1OUT Writeback Frame Buffer 0 Address Register 1
REG[0906h] CH1OUT Writeback Frame Buffer 0 Address Register 2
237
237
REG[0907h] CH1OUT Writeback Frame Buffer 0 Address Register 3
REG[0908h] CH1OUT Writeback Frame Buffer 1 Address Register 0
237 238
REG[0909h] CH1OUT Writeback Frame Buffer 1 Address Register 1
REG[090Ah] CH1OUT Writeback Frame Buffer 1 Address Register 2
238 238
REG[090Bh] CH1OUT Writeback Frame Buffer 1 Address Register 3
238
REG[090Ch] Scratchpad Register 0
239 REG[090Dh] Scratchpad Register 1
239
REG[090Eh] Scratchpad Register 2
239 REG[090Fh] Scratchpad Register 3
239
REG[0920h] CH2OUT Control Register
239
REG[0930h] OSDOUT Control Register
240 REG[0940h] MAIN Window Control Register
241
REG[0942h] MAIN Window Frame Control/Status Register
243 REG[0944h] MAIN Blank Color Blue Register
245
REG[0945h] MAIN Blank Color Green Register
245 REG[0946h] MAIN Blank Color Red Register
245
REG[0948h] MAIN Window Frame Buffer 0 Address Register 0
246 REG[0949h] MAIN Window Frame Buffer 0 Address Register 1
246
REG[094Ah] MAIN Window Frame Buffer 0 Address Register 2
246 REG[094Bh] MAIN Window Frame Buffer 0 Address Register 3
246
REG[094Ch] MAIN Window Frame Buffer 1 Address Register 0
247 REG[094Dh] MAIN Window Frame Buffer 1 Address Register 1
247
REG[094Eh] MAIN Window Frame Buffer 1 Address Register 2
247 REG[094Fh] MAIN Window Frame Buffer 1 Address Register 3
247
REG[0950h] MAIN Window Width Register 0
248 REG[0951h] MAIN Window Width Register 1
248
REG[0952h] MAIN Window Height Register 0
248 REG[0953h] MAIN Window Height Register 1
248
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
131
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
REG[0954h] MAIN Window Virtual Width Register 0
ページレジスタ
249 REG[0955h] MAIN Window Virtual Width Register 1
ページ
249
REG[095Ah] MAIN Input X Offset Register 0
249 REG[095Bh] MAIN Input X Offset Register 1
REG[095Ch] MAIN Input Y Offset Register 0
250 REG[095Dh] MAIN Input Y Offset Register 1
249
250
REG[0960h] AUX Window Control Register
251 REG[0962h] AUX Window Frame Control/Status Register
253
REG[0964h] AUX Blank Color Blue Register
255 REG[0965h] AUX Blank Color Green Register
255
REG[0966h] AUX Blank Color Red Register
255
REG[0968h] AUX Window Frame Buffer 0 Address Register 0
256 REG[0969h] AUX Window Frame Buffer 0 Address Register 1
256
REG[096Ah] AUX Window Frame Buffer 0 Address Register 2
256 REG[096Bh] AUX Window Frame Buffer 0 Address Register 3
256
REG[096Ch] AUX Window Frame Buffer 1 Address Register 0
257 REG[096Dh] AUX Window Frame Buffer 1 Address Register 1
257
REG[096Eh] AUX Window Frame Buffer 1 Address Register 2
257 REG[096Fh] AUX Window Frame Buffer 1 Address Register 3
257
REG[0970h] AUX Window Width Register 0
258 REG[0971h] AUX Window Width Register 1
258
REG[0972h] AUX Window Height Register 0
258 REG[0973h] AUX Window Height Register 1
258
REG[0974h] AUX Window Virtual Width Register 0
259 REG[0975h] AUX Window Virtual Width Register 1
259
REG[0976h] AUX Window X Offset Register 0
259 REG[0977h] AUX Window X Offset Register 1
259
REG[0978h] AUX Window Y Offset Register 0
260 REG[0979h] AUX Window Y Offset Register 1
260
REG[097Ah] AUX Input X Offset Register 0
260 REG[097Bh] AUX Input X Offset Register 1
260
REG[097Ch] AUX Input Y Offset Register 0
260 REG[097Dh] AUX Input Y Offset Register 1
260
REG[0980h] OSD Window Control Register
261 REG[0982h] OSD Window Frame Control/Status Register
263
REG[0984h] OSD Blank Color Blue Register
265 REG[0985h] OSD Blank Color Green Register
265
REG[0986h] OSD Blank Color Red Register
265
REG[0988h] OSD Window Frame Buffer 0 Address Register 0
266 REG[0989h] OSD Window Frame Buffer 0 Address Register 1
266
REG[098Ah] OSD Window Frame Buffer 0 Address Register 2
266 REG[098Bh] OSD Window Frame Buffer 0 Address Register 3
266
REG[098Ch] OSD Window Frame Buffer 1 Address Register 0
267 REG[098Dh] OSD Window Frame Buffer 1 Address Register 1
267
REG[098Eh] OSD Window Frame Buffer 1 Address Register 2
267 REG[098Fh] OSD Window Frame Buffer 1 Address Register 3
267
REG[0990h] OSD Window Width Register 0
268 REG[0991h] OSD Window Width Register 1
268
REG[0992h] OSD Window Height Register 0
268 REG[0993h] OSD Window Height Register 1
268
REG[0994h] OSD Window Virtual Width Register 0
269 REG[0995h] OSD Window Virtual Width Register 1
269
REG[0996h] OSD Window X Offset Register 0
269 REG[0997h] OSD Window X Offset Register 1
269
REG[0998h] OSD Window Y Offset Register 0
270 REG[0999h] OSD Window Y Offset Register 1
270
REG[099Ah] OSD Input X Offset Register 0
270 REG[099Bh] OSD Input X Offset Register 1
270
REG[099Ch] OSD Input Y Offset Register 0
270 REG[099Dh] OSD Input Y Offset Register 1
270
REG[09A0h] Blending Engine Control Register
271 REG[09A1h] OSD Alpha Blend Ratio Register
272
REG[09A2h] Camera I2C Data Register
273 REG[09A3h] Camera I2C Output Enable Register
273
REG[09A4h] OSD Transparency Color Blue Register
274 REG[09A5h] OSD Transparency Color Green Register
274
REG[09A6h] OSD Transparency Color Red Register
274 REG[09A7h] OSD Transparency Enable Register
275
132
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
画像フェッチャ設定レジスタ
REG[09AAh] Image Fetcher Input X Offset Register 0
276 REG[09ABh] Image Fetcher Input X Offset Register 1
276
REG[09ACh] Image Fetcher Input Y Offset Register 0
276 REG[09ADh] Image Fetcher Input Y Offset Register 1
276
REG[09B0h] Image Fetcher Control Register
277 REG[09B2h] Image Fetcher Frame Control/Status Register
279
REG[09B4h] Image Fetcher Blank Color Blue Register
281 REG[09B5h] Image Fetcher Blank Color Green Register
281
REG[09B6h] Image Fetcher Blank Color Red Register
281
REG[09B8h] Image Fetcher Frame Buffer 0 Address Register 0
282 REG[09B9h] Image Fetcher Frame Buffer 0 Address Register 1
282
REG[09BAh] Image Fetcher Frame Buffer 0 Address Register 2
282 REG[09BBh] Image Fetcher Frame Buffer 0 Address Register 3
282
REG[09BCh] Image Fetcher Frame Buffer 1 Address Register 0
283 REG[09BDh] Image Fetcher Frame Buffer 1 Address Register 1
283
REG[09BEh] Image Fetcher Frame Buffer 1 Address Register 2
283 REG[09BFh] Image Fetcher Frame Buffer 1 Address Register 3
283
REG[09C0h] Image Fetcher Width Register 0
284 REG[09C1h] Image Fetcher Width Register 1
284
REG[09C2h] Image Fetcher Height Register 0
284 REG[09C3h] Image Fetcher Height Register 1
284
REG[09C4h] Image Fetcher Virtual Width Register 0
284 REG[09C5h] Image Fetcher Virtual Width Register 1
284
LCD 設定レジスタ
REG[09C8h] LCD Control A Register
285 REG[09CAh] LCD Control B Register
287
REG[09D0h] Warp Writeback Frame Buffer 0 Address Register 0 288 REG[09D1h] Warp Writeback Frame Buffer 0 Address Register 1 288
REG[09D2h] Warp Writeback Frame Buffer 0 Address Register 2 288 REG[09D3h] Warp Writeback Frame Buffer 0 Address Register 3 288
REG[09D4h] Warp Writeback Frame Buffer 1 Address Register 0 289 REG[09D5h] Warp Writeback Frame Buffer 1 Address Register 1 289
REG[09D6h] Warp Writeback Frame Buffer 1 Address Register 2 289 REG[09D7h] Warp Writeback Frame Buffer 1 Address Register 3 289
REG[09D8h] LCD Frame Control A Register 0
290 REG[09D9h] LCD Frame Control A Register 1
291
REG[09DAh] LCD Frame Control B Register 0
292 REG[09DBh] LCD Frame Control B Register 1
293
REG[09DCh] LCD Frame Control C Register 0
294 REG[09DDh] LCD Frame Control C Register 1
295
REG[09DEh] LCD Frame Control D Register 0
296 REG[09DFh] LCD Frame Control D Register 1
297
REG[09E0h] Camera1 Frame Buffer 0 Address Register 0
298 REG[09E1h] Camera1 Frame Buffer 0 Address Register 1
298
REG[09E2h] Camera1 Frame Buffer 0 Address Register 2
298 REG[09E3h] Camera1 Frame Buffer 0 Address Register 3
298
REG[09E4h] Camera1 Frame Buffer 1 Address Register 0
299 REG[09E5h] Camera1 Frame Buffer 1 Address Register 1
299
REG[09E6h] Camera1 Frame Buffer 1 Address Register 2
299 REG[09E7h] Camera1 Frame Buffer 1 Address Register 3
299
REG[09E8h] Camera2 Frame Buffer 0 Address Register 0
300 REG[09E9h] Camera2 Frame Buffer 0 Address Register 1
300
REG[09EAh] Camera2 Frame Buffer 0 Address Register 2
300 REG[09EBh] Camera2 Frame Buffer 0 Address Register 3
300
REG[09ECh] Camera2 Frame Buffer 1 Address Register 0
301 REG[09EDh] Camera2 Frame Buffer 1 Address Register 1
301
REG[09EEh] Camera2 Frame Buffer 1 Address Register 2
301 REG[09EFh] Camera2 Frame Buffer 1 Address Register 3
301
REG[09F0h] Camera1 Frame Buffer Width Register 0
302 REG[09F1h] Camera1 Frame Buffer Width Register 1
302
REG[09F2h] Camera1 Frame Buffer Height Register 0
302 REG[09F3h] Camera1 Frame Buffer Height Register 1
302
REG[09F4h] Camera1 Frame Buffer Virtual Width Register 0
303 REG[09F5h] Camera1 Frame Buffer Virtual Width Register 1
303
REG[09F6h] Camera1 Write Control Register
304
REG[09F8h] Camera2 Frame Buffer Width Register 0
305 REG[09F9h] Camera2 Frame Buffer Width Register 1
305
REG[09FAh] Camera2 Frame Buffer Height Register 0
305 REG[09FBh] Camera2 Frame Buffer Height Register 1
305
REG[09FCh] Camera2 Frame Buffer Virtual Width Register 0
306 REG[09FDh] Camera2 Frame Buffer Virtual Width Register 1
306
REG[09FEh] Camera2 Write Control Register
307
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
133
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
割り込み設定レジスタ
REG[0A00h] Interrupt Status Register 0
308 REG[0A02h] Interrupt Status Register 1
311
REG[0A04h] Interrupt Status Register 2
313 REG[0A06h] Host Interrupt Enable Register 0
317
REG[0A08h] Host Interrupt Enable Register 1
319 REG[0A0Ah] Host Interrupt Enable Register 2
321
REG[0A0Ch] Host Interrupt Control Register
323 REG[0A0Eh] C33PE Device Interrupt Enable Register 0
324
REG[0A10h] C33PE Device Interrupt Enable Register 1
325 REG[0A12h] C33PE Device Interrupt Enable Register 2
327
REG[0A20h] C33PE Interrupt 0 Control Register 0
329 REG[0A21h] C33PE Interrupt 0 Control Register 1
329
REG[0A22h] C33PE Interrupt 1 Control Register 0
329 REG[0A23h] C33PE Interrupt 1 Control Register 1
329
REG[0A24h] C33PE Interrupt 2 Control Register 0
329 REG[0A25h] C33PE Interrupt 2 Control Register 1
329
REG[0A26h] C33PE Interrupt 3 Control Register 0
330 REG[0A27h] C33PE Interrupt 3 Control Register 1
330
REG[0A28h] C33PE Interrupt 4 Control Register 0
330 REG[0A29h] C33PE Interrupt 4 Control Register 1
330
REG[0A2Ah] C33PE Interrupt 5 Control Register 0
330 REG[0A2Bh] C33PE Interrupt 5 Control Register 1
330
REG[0A2Ch] C33PE Interrupt 6 Control Register 0
331 REG[0A2Dh] C33PE Interrupt 6 Control Register 1
331
REG[0A2Eh] C33PE Interrupt 7 Control Register 0
331 REG[0A2Fh] C33PE Interrupt 7 Control Register 1
331
REG[0A40h] C33PE Manual Interrupt Trigger Register
332 REG[0A42h] C33PE Interrupt Enable Register
332
REG[0A43h] C33PE NMI Interrupt Enable Register
332 REG[0A44h] C33PE Interrupt Status Register
333
REG[0A46h] C33 to Host Interrupt Trigger Register
333
タイマ設定レジスタ
REG[0A80h] Timer Clock Configuration Register 0
334 REG[0A81h] Timer Clock Configuration Register 1
REG[0A84h] Timer Control Register
335
334
REG[0A86h] Watchdog Timer Period Register 0
336 REG[0A87h] Watchdog Timer Period Register 1
336
REG[0A88h] Timer 0 Period Register 0
337 REG[0A89h] Timer 0 Period Register 1
337
REG[0A8Ah] Timer 1 Period Register
338
REG[0A8Ch] Watchdog Timer Clear Register 0
338 REG[0A8Dh] Watchdog Timer Clear Register 1
338
SPI フラッシュメモリインタフェースレジスタ
REG[0B00h] SPI Flash Read Data Register
339 REG[0B02h] SPI Flash Write Data Register
339
REG[0B03h] SPI Flash Data Control Register
339 REG[0B04h] SPI Flash Control Register
340
REG[0B06h] SPI Flash Status Register
342 REG[0B0Ah] SPI Flash Chip Select Control Register
343
キャッシュ制御レジスタ
REG[0C00h] C33 Instruction Cache Control Register
344
カメラインタフェースレジスタ
REG[0D00h] Camera1 Enable Register
345 REG[0D02h] Camera1 Clock Configuration Register
REG[0D04h] Camera1 Signal Polarity Register
347 REG[0D06h] Camera1 Configuration Register 0
346
348
REG[0D07h] Camera1 Configuration Register 1
349 REG[0D08h] Camera1 Input Frame Control Register
350
REG[0D0Ah] Camera1 Input Horizontal Size Register 0
351 REG[0D0Bh] Camera1 Input Horizontal Size Register 1
351
REG[0D0Ch] Camera1 Input Vertical Size Register 0
352 REG[0D0Dh] Camera1 Input Vertical Size Register 1
352
REG[0D0Eh] Camera1 Status Register
353
REG[0D10h] Camera1 Resizer X Start Position Register 0
354 REG[0D11h] Camera1 Resizer X Start Position Register 1
REG[0D12h] Camera1 Resizer Y Start Position Register 0
354 REG[0D13h] Camera1 Resizer Y Start Position Register 1
354
REG[0D14h] Camera1 Resizer X End Position Register 0
354 REG[0D15h] Camera1 Resizer X End Position Register 1
354
REG[0D16h] Camera1 Resizer Y End Position Register 0
355 REG[0D17h] Camera1 Resizer Y End Position Register 1
355
REG[0D18h] Camera1 Resizer Horizontal Scaling Rate Register
355 REG[0D19h] Camera1 Resizer Vertical Scaling Rate Register
355
REG[0D1Ah] Camera1 Resizer Scaling Control Register
REG[0D1Eh] Camera1 YRC Control Register 0
356 REG[0D1Ch] は予約レジスタです
356 REG[0D1Fh] Camera1 YRC Control Register 1
356
357
REG[0D20h] Camera1 YRC U Fixed Data Register
358 REG[0D21h] Camera1 YRC V Fixed Data Register
358
134
EPSON
354
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
REG[0D22h] は予約レジスタです
REG[0D24h] Camera1 YRC X Size Register 0
358
358 REG[0D25h] Camera1 YRC X Size Register 1
358
REG[0D26h] Camera1 YRC Y Size Register 0
359 REG[0D27h] Camera1 YRC Y Size Register 1
359
REG[0D28h] は予約レジスタです
REG[0D40h] Camera2 Enable Register
359
361 REG[0D42h] Camera2 Clock Configuration Register
362
REG[0D44h] Camera2 Signal Polarity Register
362 REG[0D46h] Camera2 Configuration Register 0
363
REG[0D47h] Camera2 Configuration Register 1
364 REG[0D48h] Camera2 Input Frame Control Register
365
REG[0D4Ah] Camera2 Input Horizontal Size Register 0
366 REG[0D4Bh] Camera2 Input Horizontal Size Register 1
366
REG[0D4Ch] Camera2 Input Vertical Size Register 0
367 REG[0D4Dh] Camera2 Input Vertical Size Register 1
367
REG[0D4Eh] Camera2 Status Register 0
367
REG[0D50h] Camera2 Resizer X Start Position Register 0
368 REG[0D51h] Camera2 Resizer X Start Position Register 1
368
REG[0D52h] Camera2 Resizer Y Start Position Register 0
369 REG[0D53h] Camera2 Resizer Y Start Position Register 1
369
REG[0D54h] Camera2 Resizer X End Position Register 0
369 REG[0D55h] Camera2 Resizer X End Position Register 1
369
REG[0D56h] Camera2 Resizer Y End Position Register 0
369 REG[0D57h] Camera2 Resizer Y End Position Register 1
369
REG[0D58h] Camera2 Resizer Horizontal Scaling Rate Register
370 REG[0D59h] Camera2 Resizer Vertical Scaling Rate Register
370
REG[0D5Ah] Camera2 Resizer Scaling Control Register
370
REG[0D5Eh] Camera2 YRC Control Register 0
371 REG[0D5Fh] Camera2 YRC Control Register 1
372
REG[0D60h] Camera2 YRC U Fixed Data Register
373 REG[0D61h] Camera2 YRC V Fixed Data Register
373
REG[0D62h] は予約レジスタです
REG[0D64h] Camera2 YRC X Size Register 0
373
374 REG[0D65h] Camera2 YRC X Size Register 1
374
REG[0D66h] Camera2 YRC Y Size Register 0
374 REG[0D67h] Camera2 YRC Y Size Register 1
374
REG[0D68h] は予約レジスタです
374
DMA コントローラレジスタ
REG[3C00h] DMA Channel 0 Source Address Register 0
377 REG[3C01h] DMA Channel 0 Source Address Register 1
REG[3C02h] DMA Channel 0 Source Address Register 2
377 REG[3C03h] DMA Channel 0 Source Address Register 3
377
377
REG[3C04h] DMA Channel 0 Destination Address Register 0
378 REG[3C05h] DMA Channel 0 Destination Address Register 1
378
REG[3C06h] DMA Channel 0 Destination Address Register 2
378 REG[3C07h] DMA Channel 0 Destination Address Register 3
378
REG[3C08h] DMA Channel 0 Transfer Count Register 0
379 REG[3C09h] DMA Channel 0 Transfer Count Register 1
379
REG[3C0Ah] DMA Channel 0 Transfer Count Register 2
379
REG[3C0Ch] DMA Channel 0 Control Register 0
379 REG[3C0Dh] DMA Channel 0 Control Register 1
381
REG[3C10h] DMA Channel 1 Source Address Register 0
383 REG[3C11h] DMA Channel 1 Source Address Register 1
383
REG[3C12h] DMA Channel 1 Source Address Register 2
383 REG[3C13h] DMA Channel 1 Source Address Register 3
383
REG[3C14h] DMA Channel 1 Destination Address Register 0
384 REG[3C15h] DMA Channel 1 Destination Address Register 1
384
REG[3C16h] DMA Channel 1 Destination Address Register 2
384 REG[3C17h] DMA Channel 1 Destination Address Register 3
384
REG[3C18h] DMA Channel 1 Transfer Count Register 0
385 REG[3C19h] DMA Channel 1 Transfer Count Register 1
385
REG[3C1Ah] DMA Channel 1 Transfer Count Register 2
385
REG[3C1Ch] DMA Channel 1 Control Register 0
386 REG[3C1Dh] DMA Channel 1 Control Register 1
388
REG[3C20h] DMA Status Register
389 REG[3C22h] DMA Start Register
390
SDRAM コントローラ設定レジスタ
REG[3C40h] SDRAM Control Register
391 REG[3C42h] SDRAM Refresh Period Register 0
392
REG[3C43h] SDRAM Refresh Period Register 1
392 REG[3C44h] SDRAM Clock Control Register
393
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
135
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
ページレジスタ
ページ
LCD パネル設定レジスタ
REG[4000h] LCD Panel Type Select Register 0
394 REG[4001h] LCD Panel Type Select Register 1
396
REG[4002h] LCD1 Horizontal Total Register 0
397 REG[4003h] LCD1 Horizontal Total Register 1
397
REG[4004h] LCD1 Horizontal Display Period Register 0
397 REG[4005h] LCD1 Horizontal Display Period Register 1
397
REG[4006h] LCD1 Horizontal Display Period Start Position Register 0 REG[4007h] LCD1 Horizontal Display Period Start Position Register 1
398
398
REG[4008h] LCD1 Horizontal Pulse Width Register 0
398 REG[4009h] LCD1 Horizontal Pulse Width Register 1
398
REG[400Ah] LCD1 Horizontal Pulse Start Position Register 0
399 REG[400Bh] LCD1 Horizontal Pulse Start Position Register 1
399
REG[400Ch] LCD1 Vertical Total Register 0
399 REG[400Dh] LCD1 Vertical Total Register 1
399
REG[400Eh] LCD1 Vertical Display Period Register 0
400 REG[400Fh] LCD1 Vertical Display Period Register 1
400
REG[4010h] LCD1 Vertical Display Period Start Position Register 0
REG[4011h] LCD1 Vertical Display Period Start Position Register 1
400
400
REG[4012h] LCD1 Vertical Pulse Width Register 1
400 REG[4013h] LCD1 Vertical Pulse Polarity Register
401
REG[4014h] LCD1 Vertical Pulse Start Position Register 0
401 REG[4015h] LCD1 Vertical Pulse Start Position Register 1
401
REG[4016h] LCD1 Serial Interface Configuration Register
402 REG[4017h] LCD1 Serial Interface Status Register
403
REG[4018h] LCD1 Interface Status Register
403 REG[4019h] LCD1 VSYNC Register
404
REG[401Ah] LCD1 VSYNC Interrupt Delay Register 0
405 REG[401Bh] LCD1 VSYNC Interrupt Delay Register 1
405
REG[401Ch] LCD1 Serial Data Register 0
405 REG[401Dh] LCD1 Serial Data Register 1
405
REG[401Fh] LCD1 Serial Data Register 2
405
REG[4020h] LCD2 Horizontal Total Register 0
406 REG[4021h] LCD2 Horizontal Total Register 1
406
REG[4022h] LCD2 Horizontal Display Period Register 0
406 REG[4023h] LCD2 Horizontal Display Period Register 1
406
REG[4024h] LCD2 Horizontal Display Period Start Position Register 0 REG[4025h] LCD2 Horizontal Display Period Start Position Register 1
407
407
REG[4026h] LCD2 Horizontal Pulse Width Register 0
407 REG[4027h] LCD2 Horizontal Pulse Width Register 1
407
REG[4028h] LCD2 Horizontal Pulse Start Position Register 0
408 REG[4029h] LCD2 Horizontal Pulse Start Position Register 1
408
REG[402Ah] LCD2 Vertical Total Register 0
408 REG[402Bh] LCD2 Vertical Total Register 1
408
REG[402Ch] LCD2 Vertical Display Period Register 0
409 REG[402Dh] LCD2 Vertical Display Period Register 1
409
REG[402Eh] LCD2 Vertical Display Period Start Position Register 0
REG[402Fh] LCD2 Vertical Display Period Start Position Register 1
409
409
REG[4030h] LCD2 Vertical Pulse Width Register
410 REG[4031h] LCD2 Vertical Pulse Polarity Register
410
REG[4032h] LCD2 Vertical Pulse Start Position Register 0
410 REG[4033h] LCD2 Vertical Pulse Start Position Register 1
410
REG[4034h] LCD2 Serial Interface Configuration Register
411 REG[4035h] LCD2 Serial Interface Status Register
412
REG[4036h] LCD2 Interface Status Register
412 REG[4037h] LCD2 VSYNC Register
413
REG[4038h] LCD2 VSYNC Interrupt Delay Register 0
413 REG[4039h] LCD2 VSYNC Interrupt Delay Register 1
413
REG[403Ah] LCD2 Serial Data Register 0
414 REG[403Bh] LCD2 Serial Data Register 1
414
REG[403Dh] LCD2 Serial Data Register 2
414
REG[4040h] EID Double Screen Panel Configuration Register 0
415 REG[4041h] EID Double Screen Panel Configuration Register 1
415
REG[4042h] EID Double Screen Panel REV Signal Register 0
416 REG[4043h] EID Double Screen Panel REV Signal Register 1
418
REG[4044h] EID Double Screen Panel Data Out Mode Register
419 REG[4046h] EID Double Screen Panel OE Signal Register 0
421
REG[4047h] EID Double Screen Panel OE Signal Register 1
421 REG[4048h] EID Double Screen Panel Drive Mode Register 0
422
REG[4049h] EID Double Screen Panel Drive Mode Register 1
422 REG[404Ah] EID Double Screen Panel POLGMA Timing Register 423
REG[404Ch] は予約レジスタです
REG[404Eh] EID Double Screen Panel Backlight LED Control Register
423 0
423
REG[404Fh] EID Double Screen Panel Backlight LED Control Register
1
423
REG[4050h] Sharp DualView Panel Mirror Mode Register
423 REG[4052h] Sharp DualView Panel CLS Pulse Width Register 0
REG[4053h] Sharp DualView Panel CLS Pulse Width Register 1
424 REG[4054h] Sharp DualView Panel VCOM Toggle Point Register 424
REG[4056h] Sharp DualView Panel LS Delay Register
424 REG[4060h] LCD1 Display Mode Register 0
136
EPSON
423
425
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-3 S1D13515/S2D13515 レジスタセット ( 続き )
レジスタ
REG[4062h] LCD1 Display Mode Register 1
ページレジスタ
426 REG[4064h] CH1IN FIFO Threshold Register
ページ
426
REG[4065h] CH1IN FIFO Empty Status Register
426 REG[4070h] LCD2 Display Mode Register 0
427
REG[4072h] LCD2 Display Mode Register 1
428 REG[4073h] LCD2 Display Mode Register 2
429
REG[4074h] CH2IN FIFO Threshold Register
429 REG[4075h] CH2IN FIFO Empty Status Register
430
REG[4076h] OSDIN FIFO Threshold Register
430 REG[4077h] OSDIN FIFO Empty Status Register
430
REG[4078h] から REG[407Fh] は予約レジスタです
REG[4080h] LCD1 Bias/Gain Control Register
430
431 REG[4082h] LCD1 Bias Red Register 0
431
REG[4083h] LCD1 Bias Red Register 1
431 REG[4084h] LCD1 Bias Green Register 0
432
REG[4085h] LCD1 Bias Green Register 1
432 REG[4086h] LCD1 Bias Blue Register 0
432
REG[4087h] LCD1 Bias Blue Register 1
432 REG[4088h] LCD1 Gain Red Register
433
REG[408Ah] LCD1 Gain Green Register
433 REG[408Ch] LCD1 Gain Blue Register
433
REG[4090h] LCD2 Bias/Gain Control Register
434 REG[4092h] LCD2 Bias Red Register 0
434
REG[4093h] LCD2 Bias RED Register 1
434 REG[4094h] LCD2 Bias Green Register 0
435
REG[4095h] LCD2 Bias Green Register 1
435 REG[4096h] LCD2 Bias Blue Register 0
435
REG[4097h] LCD2 Bias Blue Register 1
435 REG[4098h] LCD2 Gain Red Register
436
REG[409Ah] LCD2 Gain Green Register
436 REG[409Ch] LCD2 Gain Blue Register
436
REG[40A0h] LCD2 Gamma LUT Data Port
436
REG[40A2h] LCD2 Gamma LUT Configuration Register 0
437 REG[40A3h] LCD2 Gamma LUT Configuration Register 1
438
REG[40B0h] LCD1 Power Save Register
438 REG[40B1h] LCD2 Power Save Register
438
スプライトレジスタ
REG[5000h] Sprite Control Register
439 REG[5001h] Sprite Software Reset Register
REG[5002h] Sprite SDRAM Registers Busy Register
441 REG[5003h] Sprite Engine Status Register
440
441
REG[5004h] Sprite Frame Trigger Control Register
442 REG[5006h] Sprite Interrupt Control Register
442
REG[5008h] Sprite Interrupt Status Register
442
REG[5020h] Sprite Frame Buffer 0 Start Address Register 0
443 REG[5021h] Sprite Frame Buffer 0 Start Address Register 1
443
REG[5022h] Sprite Frame Buffer 0 Start Address Register 2
443 REG[5023h] Sprite Frame Buffer 0 Start Address Register 3
443
REG[5024h] Sprite Frame Buffer 1 Start Address Register 0
444 REG[5025h] Sprite Frame Buffer 1 Start Address Register 1
444
REG[5026h] Sprite Frame Buffer 1 Start Address Register 2
444 REG[5027h] Sprite Frame Buffer 1 Start Address Register 3
444
REG[5028h] Sprite SDRAM Based Registers Start Address Register 0 REG[5029h] Sprite SDRAM Based Registers Start Address Register 1
445
445
REG[502Ah] Sprite SDRAM Based Registers Start Address Register 2 REG[502Bh] Sprite SDRAM Based Registers Start Address Register 3
445
445
スプライトメモリベースレジスタ
SDRAM[**000h] Sprite #n General Control Register 0
448 SDRAM[**001h] Sprite #n General Control Register 1
448
SDRAM[**004h] Sprite #n Image Start Address Register 0
449 SDRAM[**005h] Sprite #n Image Start Address Register 1
449
SDRAM[**006h] Sprite #n Image Start Address Register 2
449 SDRAM[**007h] Sprite #n Image Start Address Register 3
449
SDRAM[**008h] Sprite #n Rotated Image Start Address Register 0
SDRAM[**009h] Sprite #n Rotated Image Start Address Register 1
450
450
SDRAM[**00Ah] Sprite #n Rotated Image Start Address Register 2
SDRAM[**00Bh] Sprite #n Rotated Image Start Address Register 3
450
450
SDRAM[**00Ch] Sprite #n X Position Register 0
451 SDRAM[**00Dh] Sprite #n X Position Register 1
451
SDRAM[**00Eh] Sprite #n Y Position Register 0
452 SDRAM[**00Fh] Sprite #n Y Position Register 1
452
SDRAM[**010h] Sprite #n Frame Width Register 0
453 SDRAM[**011h] Sprite #n Frame Width Register 1
453
SDRAM[**012h] Sprite #n Frame Height Register 0
454 SDRAM[**013h] Sprite #n Frame Height Register 1
454
SDRAM[**014h] Sprite #n Reference Point X Offset Register 0
455 SDRAM[**015h] Sprite #n Reference Point X Offset Register 1
455
SDRAM[**016h] Sprite #n Reference Point Y Offset Register 0
456 SDRAM[**017h] Sprite #n Reference Point Y Offset Register 1
456
SDRAM[**018h] Sprite #n Transparency Color / Texture Alpha Register 0
457 SDRAM[**019h] Sprite #n Transparency Color / Texture Alpha Register 1
457
SDRAM[**01Ah] Sprite #n Color Format Register
458
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
137
10. レジスタ
レジスタの制限
10.3
すべての予約ビットは、特に指定がない限り、0 に設定する必要があります。予約ビットに値を書き込
むと、不定の結果を生じる場合があります。n/a というマークの付いたビットは、ハードウェア上の効果
はありません。
レジスタの説明
10.4
10.4.1
システム制御レジスタ
REG[0000h] Product ID Register 0
Default = 00h
Read Only
Reserved
7
6
bits 7-0
5
4
3
2
1
0
Reserved
S1D13515/S2D13515 では、これらのビットは常に 0000_0000（00h）を返します。
REG[0001h] Product ID Register 1
Default = 00h
Read Only
改訂コードビット 7 ∼ 0
7
6
5
4
3
2
1
0
改訂コードビット [7:0]
これらのビットは、改訂コードを示します。
S1D13515/S2D13515 の改訂コードは 00h です。
bits 7-0
REG[0002h] Product ID Register 2
Default = 45h
Read Only
製品コードビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0003h] Product ID Register 3
Default = 00h
0
Read Only
製品コードビット 15 ∼ 8
7
REG[0003h] bits 7-0
REG[0002h] bits 7-0
6
5
4
3
2
1
0
製品コードビット [15:0]
これらのビットは、製品コードを示します。
S1D13515/S2D13515 の製品コードは 0045h です。
REG[000Ch] ∼ REG[000Fh] は予約レジスタです
これらのレジスタは予約レジスタのため、書き込みはできません。
138
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0010h] C33 TTBR Remap Address Register 0
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
1
REG[0011h] C33 TTBR Remap Address Register 1
Default = 00h
Read/Write
C33 TTBR 再マップアドレスビット 15 ∼ 8
7
6
5
4
0
n/a
3
2
1
REG[0012h] C33 TTBR Remap Address Register 2
Default = 00h
0
Read/Write
C33 TTBR 再マップアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0013h] C33 TTBR Remap Address Register 3
Default = 00h
0
Read/Write
C33 TTBR 再マップアドレスビット 31 ∼ 24
7
6
REG[0003h] bits 7-0
REG[0012h] bits 7-0
REG[0011h] bits 7-0
REG[0010h] bits 7-0
5
4
3
2
1
0
C33 TTBR 再マップアドレスビット [31:10]
これらのビットは、C33 TTBR（例外ベクタテーブル）が再マップされるアドレ
スを指定します。REG[0011h] のビット 1 ∼ 0 と REG[0010h] のビット 7 ∼ 0 は常
に 0 です。これらのレジスタは、起動時に起動モニタコードによって読み取られ
ます。これらのレジスタの値が 0 でない場合、起動モニタは、指定したアドレス
に従って、TTBR アドレスを再プログラムします。
注
SRAM 領域 0400_0200h ∼ 0400_0D28h は、ROM モニタによってクリアされる
もので、TTBR 機能（C33 メモリマップの 00A0_0200h ∼ 00A0_0D28h）がこれ
を使用してはなりません。
REG[001Ch] C33 Control Register
Default =C0h
Reserved
C33 のイネーブル
7
6
Read/Write
n/a
5
4
3
2
1
0
bit 7
Reserved
このビットは 0 に設定する必要があります。
bit 6
C33 のイネーブル
このビットは C33 を制御します。パワーセーブモードが有効のとき
（REG[003Ch]
のビット 0 ＝ 1）、C33 を有効にすることはできません。
このビットが 0 のとき、C33 は無効です。
このビットが 1 のとき、C33 は有効です。（デフォルト）
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
139
10. レジスタ
注
1. パワーセーブモード（REG[003Ch] のビット 0）に移行する前に C33 をリ
セットする必要があります。また必要なら、パワーセーブモードを終了し
た後、無効にリセットする必要があります。
2. 使用しないときの C33 の消費電流を最小とするため、REG[001Dh] のビッ
ト 0 と REG[001Ch] のビット 7 と 6 は 0 に設定する必要があります。
REG[001Dh] C33 Software Reset Register
Default =00h
Read/Write
C33 のソフト
ウェアリセット
n/a
7
6
5
4
3
2
1
0
C33 のソフトウェアリセット
このビットは、C33 のソフトウェアリセットを実行するために使用します。これ
は、このビットに 1、次に 0 を書き込むことによって行われます。
このビットが 0 のとき、C33 はリセットから解放されます。（デフォルト）
このビットが 1 のとき、C33 はリセットに保持されます。
bit 0
注
使用しないときの C33 の消費電流を最小とするため、REG[001Dh] のビット 0
と REG[001Ch] のビット 7 と 6 は 0 に設定する必要があります。
REG[001Eh] C33 Status Register
Default = 00h
Read Only
n/a
7
6
5
4
3
C33 スリープ
ステータス
C33 停止
ステータス
1
0
2
bit 1
C33 スリープステータス（読み出し専用）
このビットは、C33 内部スリープビットのステータスを示します。
このビットが 0 のとき、C33 はスリープ状態ではありません。
このビットが 1 のとき、C33 はスリープ状態です。
bit 0
C33 停止ステータス（読み出し専用）
このビットは、C33 内部停止ビットのステータスを示します。
このビットが 0 のとき、C33 は停止状態ではありません。
このビットが 1 のとき、C33 は停止状態です。
140
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0020h] PLL1 Configuration Register 0
Default = 11h
n/a
7
bits 5-4
Read/Write
PLL1V[1:0]
6
5
PLL1N[3:0]
4
3
2
1
0
PLL1V[1:0]
これらのビットは、VCO 周波数を設定するために使用するものであり、100MHz
と 400MHz の間に設定する必要があります。これらのビットは、次式を使用して
設定する必要があります。
fVCO ＝ fPLL1OUT × VV
ここで、
fVCO は、VCO の周波数（MHz）です。
fPLL1OUT は、所望の PLL1 出力周波数（MHz）です
（N 逓倍器ビットを参照）
。
VV は、以下に示す V 分周器ビットに基づいた値です。
表 10-4 VV の値
REG[0020h] のビット 5 ∼ 4
VV の値
00
Reserved
01
2
10
4
11
8
注
通常、VV は 2 に設定されます。fPLL1OUT が 50MHz 未満のとき、VV ＝ 4 ま
たは 8 に設定することで VCO を安定させます。また、PLL1 VC ビット
（REG[0021h] のビット 3 ∼ 0）は、得られた fVCO に従って設定する必要があ
ります。VCO の周波数（fVCO）は、必ず 100MHz ∼ 400MHz の範囲になけれ
ばなりません。
bits 3-0
PLL1N[3:0]
これらのビットは、
次式に従って PLL1 の出力周波数を求める場合に使用します。
fPLL1OUT ＝ fPLL1REFCLK × NN
ここで、
fPLL1OUT は、所望の PLL1 出力周波数（MHz）です。
fPLL1REFCLK は、PLL1 基準クロック入力周波数（MHz）です。
NN は、N 逓倍器の値＋ 1 です。
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（Rev. 1.7）
EPSON
141
10. レジスタ
REG[0021h] PLL1 Configuration Register 1
Default = 83h
Read/Write
PLL1RS[3:0]
7
6
PLL1VC[3:0]
5
4
3
2
1
0
PLL1RS[3:0] これらのビットは、ローパスフィルタ（LPF）抵抗の設定に使用す
るものであり、PLL1 基準クロックの周波数に基づいて設定する必要があります。
bits 7-4
表 10-5 PLL1 の RS 構成
REG[0021h] のビット 7 ∼ 4
PLL1 基準クロック周波数
0000 ∼ 0111
Reserved
1000
20MHz ≦ fPLL1REFCLK ≦ 150MHz
1001
Reserved
1010
5MHz ≦ fPLL1REFCLK ≦ 20MHz
1011 ~ 1111
Reserved
bits 3-0
PLL1VC[3:0]
これらのビットは、PLL1 のアナログ調整端子を設定するものであり、VCO 周波
数に従って設定する必要があります。
表 10-6 PLL1 の VC 構成
REG[0021h] のビット 3 ∼ 0
PLL1 の VCO 周波数
0000
Reserved
0001
100MHz ≦ fVCO ≦ 120MHz
0010
120MHz ＜ fVCO ≦ 160MHz
0011
160MHz ＜ fVCO ≦ 200MHz
0100
200MHz ＜ fVCO ≦ 240MHz
0101
240MHz ＜ fVCO ≦ 280MHz
0110
280MHz ＜ fVCO ≦ 320MHz
0111
320MHz ＜ fVCO ≦ 360MHz
1000
360MHz ＜ fVCO ≦ 400MHz
1001 ~ 1111
Reserved
REG[0022h] PLL1 Configuration Register 2
Default = 40h
Read/Write
PLL1 構成 2 ビット 7 ∼ 0
7
bits 7-0
142
6
5
4
3
2
1
0
PLL1 構成 2 ビット [7:0]
これらのビットは、PLL1 を設定するために使用するものであり、推奨値である
40h に設定する必要があります。
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0024h] PLL1 Control Register
Default = 00h
Read/Write
PLL1 のイネーブ
ル
n/a
7
6
5
4
3
2
1
0
PLL1 のイネーブル
このビットは PLL1 を制御します。 PLL1 は、PLL1 Configuration Register
（REG[0020h] ∼ REG[0022h]）を変更する前に無効にしておく必要があります。
このビットが 0 のとき、PLL1 は無効です。（デフォルト）
このビットが 1 のとき、PLL1 は有効です。
bit 0
REG[0028h] PLL2 Configuration Register 0
Default = 11h
n/a
7
bits 5-4
Read/Write
PLL2V[1:0]
6
5
PLL2N[3:0]
4
3
2
1
0
PLL2V[1:0]
これらのビットは、VCO 周波数を設定するために使用するものであり、100MHz
と 400MHz の間に設定する必要があります。これらのビットは、次式を使用して
設定する必要があります。
fVCO ＝ fPLL1OUT × VV
ここで、
fVCO は、VCO の周波数（MHz）です。
fPLL2OUT は、所望の PLL2 出力周波数（MHz）です
（N 逓倍器ビットを参照）
。
VV は、以下に示す V 分周器ビットに基づいた値です。
表 10-7 VV の値
REG[0028h] のビット 5 ∼ 4
VV の値
00
Reserved
01
2
10
4
11
8
注
通常、VV は 2 に設定されます。fPLL2OUT が 50MHz 未満のとき、VV ＝ 4 ま
たは 8 に設定することで VCO を安定させます。また、PLL2 VC ビット
（REG[0029h] のビット 3 ∼ 0）は、得られた fVCO に従って設定する必要があ
ります。VCO の周波数（fVCO）は、必ず 100MHz ∼ 400MHz の範囲になけれ
ばなりません。
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（Rev. 1.7）
EPSON
143
10. レジスタ
bits 3-0
PLL2N[3:0]
これらのビットは、
次式に従って PLL2 の出力周波数を求める場合に使用します。
fPLL2OUT ＝ fPLL2REFCLK × NN
ここで、
fPLL2OUT は、所望の PLL2 出力周波数（MHz）です。
fPLL2REFCLK は、PLL2 基準クロック入力周波数（MHz）です。
NN は、N 逓倍器の値＋ 1 です。
REG[0029h] PLL2 Configuration Register 1
Default = 83h
Read/Write
PLL2RS[3:0]
7
bits 7-4
6
PLL2VC[3:0]
5
4
3
2
1
0
PLL2RS[3:0]
これらのビットは、ローパスフィルタ（LPF）抵抗の設定に使用するものであり、
PLL2 基準クロックの周波数に基づいて設定する必要があります。
表 10-8 PLL2 の RS 構成
bits 3-0
REG[0029h] のビット 7 ∼ 4
PLL2 基準クロック周波数
0000 ∼ 0111
Reserved
1000
20MHz ≦ fPLL2REFCLK ≦ 150MHz
1001
Reserved
1010
5MHz ≦ fPLL2REFCLK ≦ 20MHz
1011 ∼ 1111
Reserved
PLL2VC[3:0]
これらのビットは、PLL2 のアナログ調整端子を設定するものであり、VCO 周波
数に従って設定する必要があります。
表 10-9 PLL2 の VC 構成
144
REG[0029h] のビット 3 ∼ 0
PLL2 の VCO 周波数
0000
Reserved
0001
100MHz ≦ fVCO ≦ 120MHz
0010
120MHz ＜ fVCO ≦ 160MHz
0011
160MHz ＜ fVCO ≦ 200MHz
0100
200MHz ＜ fVCO ≦ 240MHz
0101
240MHz ＜ fVCO ≦ 280MHz
0110
280MHz ＜ fVCO ≦ 320MHz
0111
320MHz ＜ fVCO ≦ 360MHz
1000
360MHz ＜ fVCO ≦ 400MHz
1001 ∼ 1111
Reserved
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[002Ah] PLL2 Configuration Register 2
Default = 40h
Read/Write
PLL2 構成 2 ビット 7 ∼ 0
7
6
5
4
3
2
1
0
PLL2 構成 2 ビット [7:0]
これらのビットは、PLL2 を設定するために使用するものであり、推奨値である
40h に設定する必要があります。
bits 7-0
REG[002Ch] PLL2 Control Register
Default = 00h
Read/Write
PLL2 のイネーブ
ル
n/a
7
6
5
4
3
2
1
0
PLL2 のイネーブル
このビットは PLL2 を制御します。PLL2 は、PLL2 Configuration Register
（REG[0028h] ∼ REG[002Ah]）を変更する前に無効にしておく必要があります。
このビットが 0 のとき、PLL2 は無効です。（デフォルト）
このビットが 1 のとき、PLL2 は有効です。
bit 0
REG[0030h] LCD1PCLK Configuration Register
Default = 05h
Read/Write
LCD1PCLK 分周選択ビット 4 ∼ 0
n/a
7
bits 4-0
6
5
4
3
2
1
0
LCD1PCLK 分周選択ビット [4:0]
これらのビットは、LCD1 ピクセルクロック（LCD1PCLK）の分周比を指定しま
す。LCD1PCLK は LCDCLK から得られます。
表 10-10 LCD1PCLK 分周比の選択
REG[0030h] のビット
4∼0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
LCD1PCLK 分周比
1:1
1:2
1:4
1:6
1:8
1:10
1:12
1:14
1:16
1:18
1:20
1:22
1:24
1:26
1:28
1:30
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
REG[0030h] のビット
4∼0
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
EPSON
LCD1PCLK 分周比
1:32
1:34
1:36
1:38
1:40
1:42
1:44
1:46
1:48
1:50
1:52
1:54
1:56
1:58
1:60
1:62
145
10. レジスタ
REG[0031h] LCD2PCLK Configuration Register
Default = 02h
Read/Write
LCD2PCL 分周選択ビット 4 ∼ 0
n/a
7
bits 4-0
6
5
4
3
2
1
0
LCD2PCLK 分周選択ビット [4:0]
これらのビットは、LCD2 ピクセルクロック（LCD2PCLK）の分周比を指定しま
す。LCD2PCLK は LCDCLK から得られます。.
表 10-11 LCD2PCLK 分周比の選択
REG[0031h] のビット
4∼0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
146
LCD2PCLK 分周比
1:1
1:2
1:4
1:6
1:8
1:10
1:12
1:14
1:16
1:18
1:20
1:22
1:24
1:26
1:28
1:30
REG[0031h] のビット
4∼0
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
EPSON
LCD2PCLK 分周比
1:32
1:34
1:36
1:38
1:40
1:42
1:44
1:46
1:48
1:50
1:52
1:54
1:56
1:58
1:60
1:62
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0032h] LCD1SCLK Configuration Register
Default = 05h
Read/Write
LCD1SCLK 分周選択ビット 4 ∼ 0
n/a
7
bits 4-0
6
5
4
3
2
1
0
LCD1SCLK 分周選択ビット [4:0]
これらのビットは、LCD1 シリアルクロック（LCD1SCLK）の分周比を指定しま
す。LCD1SCLK は LCDCLK から得られます。.
表 10-12 LCD1SCLK 分周比の選択
REG[0032h] のビット
4∼0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
LCD1SCLK 分周比
Reserved
1:2
1:4
1:6
1:8
1:10
1:12
1:14
1:16
1:18
1:20
1:22
1:24
1:26
1:28
1:30
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
REG[0032h] のビット
4∼0
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
EPSON
LCD1SCLK 分周比
1:32
1:34
1:36
1:38
1:40
1:42
1:44
1:46
1:48
1:50
1:52
1:54
1:56
1:58
1:60
1:62
147
10. レジスタ
REG[0033h] LCD2SCLK Configuration Register
Default = 05h
Read/Write
LCD2SCLK 分周選択ビット 4 ∼ 0
n/a
7
6
5
4
3
2
1
0
LCD2SCLK 分周選択ビット [4:0]
これらのビットは、LCD2 シリアルクロック（LCD2SCLK）の分周比を指定しま
す。LCD2SCLK は LCDCLK から得られます。
bits 4-0
表 10-13 LCD2SCLK 分周比の選択
REG[0033h] のビット
4∼0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
REG[0033h] のビット
4∼0
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
LCD2SCLK 分周比
Reserved
1:2
1:4
1:6
1:8
1:10
1:12
1:14
1:16
1:18
1:20
1:22
1:24
1:26
1:28
1:30
LCD2SCLK 分周比
1:32
1:34
1:36
1:38
1:40
1:42
1:44
1:46
1:48
1:50
1:52
1:54
1:56
1:58
1:60
1:62
REG[0034h] PWMSRCCLK Configuration Register 0
Default = 00h
Read/Write
PWMSRCCLK 分周選択ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0035h] PWMSRCCLK Configuration Register 1
Default = 00h
Read/Write
PWMSRCCLK 分周選択ビット 11 ∼ 8
n/a
7
REG[0035h] bits 3-0
REG[0034h] bits 7-0
148
6
0
5
4
3
2
1
0
PWMSRCCLK 分周選択ビット [11:0]
これらのビットは、PWM ソースクロック（PWMSRCCLK）の分周比を指定しま
す。
PWMSRCCLK はシステムクロックから得られます。次式を使用して分周比を計
算します。
PWMSRCCLK 分周比＝ 1:(REG[0035h] のビット 3 ∼ 0,
REG[0034h] のビット 7 ∼ 0 ＋ 1)
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[003Ch] Power Save Configuration Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
LCD クロック
ソースの選択
SDRAM クロック
ソースの選択
パワーセーブ
モードのイネーブ
ル
2
1
0
bit 2
LCD クロックソースの選択
このビットは、PLL2 が LCD クロックのソースであるかどうかを選択します。ク
ロック構造の詳細については、126 ページの 9.「クロック」を参照してください。
このビットが 0 のとき、LCD クロックソースは PLL2IN であり、これは CLKI ま
たは OSCI から得ることができます。どちらであるかは、入力クロック 2 ソース
選択ビットビット（REG[003Eh] のビット 7）で決まります。
このビットが 1 のとき、LCD クロックソースは PLL2 です。
bit 1
SDRAM クロックソースの選択
このビットは、
PLL1 が SDRAM クロックのソースであるかどうかを選択します。
クロック構造の詳細については、
126 ページの 9.
「クロック」を参照してください。
このビットが 0 のとき、SDRAM クロックソースは PLL1IN であり、これは CLKI
または OSCI から得ることができます。どちらであるかは、CNF0 端子によって
決まります（25 ページの 5.4「コンフィギュレーション端子」を参照）。
このビットが 1 のとき、SDRAM クロックソースは PLL1 です。
bit 0
パワーセーブモードのイネーブル
S1D13515/S2D13515 は動的な内部クロック機能を備えており、これによって必
要なときにのみ、内部クロックを有効にします。すべての内部クロックを停止す
る必要がある場合、このビットを使用して動的なクロック機能を無効にし、すべ
ての内部クロックを停止することができます。
このビットが 0 のとき、すべての内部クロックは、必要に応じて、動的に制御さ
れます。
このビットが 1 のとき、すべての内部クロックは、停止されます。
注
1. パワーセーブモードを有効にしている場合（REG[003Ch] のビット 0 ＝ 1）、
非同期レジスタにのみアクセスできます。同期レジスタにはアクセスしな
いでください。レジスタが非同期か同期かを確認するには、127 ページの
10.1「レジスタマッピング」を参照してください。
2. 電力消費を最小限に抑えるため、REG[0024h] のビット 0 と REG[002Ch] の
ビット 0 でそれぞれ PLL1 と PLL2 を無効にする必要があり、さらに
REG[003Ch] のビット 2 ∼ 0 を 111 に設定する必要があります。
3. パワーセーブモードに移行する前に、
REG[0104h] のビット 0 と REG[010Fh]
のビット 7 で I2S オーディオインタフェースを無効にしておく必要があり
ます。
4. パワーセーブモードに移行する前に、HALT または SLEEP モードに（命令
コードを介して）C33 を、あるいはリセット（REG[001Dh] のビット 0）に
C33 を配置しておく必要があります。パワーセーブモード時に DRAM の内
容を維持するには、パワーセーブモードに移行する前に、DRAM コント
ローラをセルフリフレッシュモード（REG[3C44h] のビット 6）にしてくだ
さい。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
149
10. レジスタ
5. パワーセーブモードの終了後にセルフリフレッシュモードが有効であった
場合、DRAM へのアクセスを有効にする前に、REG[3C44h] のビット 6 で
セルフリフレッシュモードを終了してください。
6. パワーセーブモードの終了後、DRAM コントローラを再初期化する必要が
あります。これには、REG[3C40h] のビット 0 に 1 を書き込んで、ビット
が 0 を返すのを待ってから、DRAM へのアクセスを有効にする必要があり
ます。
7. パワーセーブモードの終了後、C33 が HALT または SLEEP モードを支障
なく終了する前に 5 または 6 項が満たされているか、あるいはリセット
（REG[001Dh] のビット 0）から解放されている必要があります。
150
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[003Dh] IO Drive Select Register
Default = 1Fh
Reserved
Reserved
その他の IO
ドライブの選択
7
6
5
Read/Write
SDRAM の IO
ドライブの選択
カメラの IO
ドライブの選択
パネル 2 の IO
ドライブの選択
パネル 1 の IO
ドライブの選択
ホストの IO
ドライブの選択
4
3
2
1
0
bit 7
Reserved
このビットは 0 に設定する必要があります。
bit 6
Reserved
このビットは 0 に設定する必要があります。
bit 5
その他の IO ドライブの選択
このビットは、その他の IO インタフェース出力端子のドライブのレベル（mA）
を決定します。
このビットが 0 のとき、その他の IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、その他の IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
bit 4
SDRAM の IO ドライブの選択
このビットは、その他の IO インタフェース出力端子のドライブのレベル（mA）
を決定します。
このビットが 0 のとき、
SDRAM の IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、SDRAM の IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
bit 3
カメラの IO ドライブの選択
このビットは、カメラの IO インタフェース出力端子（CM1CLKOUT、SCL、お
よび SDA）のドライブのレベル（mA）を決定します。
このビットが 0 のとき、カメラの IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、カメラの IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
bit 2
パネル 2 の IO ドライブの選択
このビットは、パネル 2 の IO インタフェース出力端子のドライブのレベル（mA）
を決定します。
このビットが 0 のとき、パネル 2 の IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、パネル 2 の IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
bit 1
パネル 1 の IO ドライブの選択
このビットは、パネル 1 の IO インタフェース出力端子のドライブのレベル（mA）
を決定します。
このビットが 0 のとき、パネル 1 の IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、パネル 1 の IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
bit 0
ホストの IO ドライブの選択
このビットは、ホストの IO インタフェース出力端子のドライブのレベル（mA）
を決定します。
このビットが 0 のとき、ホストの IO ドライブのレベルは 2mA に設定されます。
このビットが 1 のとき、ホストの IO ドライブのレベルは 4mA に設定されます
（デフォルト）。
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（Rev. 1.7）
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151
10. レジスタ
REG[003Eh] Input Clock Control Register
Default = 0Xh
入力クロック 2
ソースの選択
7
bit 7
bits 6-5
PLL2 入力分周選択ビット 1 ∼ 0
6
5
Read/Write
PLL2 入力分周の
イネーブル
入力クロック 1
ソース（RO）
4
3
PLL1 入力分周選択ビット 1 ∼ 0
2
1
PLL1 入力分周の
イネーブル
0
入力クロック 2 ソースの選択
このビットは、入力クロック 2（INCLK2）のソースが CLKI か、または OSCI か
を選択します。クロック構造の詳細については、126 ページの 9.「クロック」を
参照してください。
このビットが 0 のとき、入力クロック 2 のソースは CLKI です。
このビットが 1 のとき、入力クロック 2 のソースは OSCI です。
PLL2 入力分周選択ビット [1:0]
PLL2 入力分周のイネーブルビットが 1 に設定されている場合（REG[003Eh] の
ビット 4 ＝ 1）、これらのビットは、PLL2 に移行する前に、入力クロック 2
（INCLK2）に適用された分周比を選択します。PLL2 入力分周のイネーブルビッ
トが 0 に設定されている場合（REG[003Eh] のビット 4 ＝ 0）、入力クロック 2 は
分周されません（1:1）。
表 10-14 PLL2 入力分周比の選択
REG[003Eh] のビット 6 ∼ 5
PLL2 入力分周比
00
2:1
01
4:1
10
6:1
11
8:1
注
システムがすでに分周されたクロックで動作しており、分周比を別の比に切り
替える必要がある場合、以下の手順を使用する必要があります。
1. PLL2 入力分周器を無効にします（REG[003Eh] のビット 4 ＝ 0）
。
2. PLL2 入力分周比を変更します（REG[003Eh] のビット 6 ∼ 5）
。
3. PLL2 入力分周器を有効にします（REG[003Eh] のビット 4 ＝ 1）
。
bit 4
PLL2 入力分周のイネーブル
このビットは、PLL2 入力クロック（PLL2IN）を得るために使用する入力クロッ
ク 2（INCLK2）を分周するかどうかを決定します。クロック構造の詳細について
は、126 ページの 9.「クロック」を参照してください。
このビットが 0 のとき、入力クロック 2 は分周されません（1:1）
。
このビットが 1 のとき、入力クロック 2 は、
PLL2 入力分周選択ビット
（REG[003Eh]
のビット 6 ∼ 5）の設定値に従って分周されます。
bit 3
入力クロック 1 ソース（読み出し専用）
このビットは、CNF0 端子の状態で制御される入力クロック 1（INCLK1）のソー
スを示します。
このビットが 0 のとき、入力クロック 1 のソースは CLKI です。
このビットが 1 のとき、入力クロック 1 のソースは OSCI です。
152
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10. レジスタ
bits 2-1
PLL1 入力分周選択ビット [1:0]
PLL1 入力分周のイネーブルビットが 1 に設定されている場合（REG[003Eh] の
ビット 0 ＝ 1）、これらのビットは、PLL1 に移行する前に、入力クロック 1
（INCLK1）に適用された分周比を選択します。PLL1 入力分周のイネーブルビッ
トが 0 に設定されている場合（REG[003Eh] のビット 0 ＝ 0）、入力クロック 1 は
分周されません（1:1）。
表 10-15 PLL1 入力分周比の選択
REG[003Eh] のビット 2 ∼ 1
PLL1 入力分周比
00
2:1
01
4:1
10
6:1
11
8:1
注
システムがすでに分周されたクロックで動作しており、分周比を別の比に切り
替える必要がある場合、以下の手順を使用する必要があります。
1. PLL1 入力分周器を無効にします（REG[003Eh] のビット 0 ＝ 0）
。
2. PLL1 入力分周比を変更します（REG[003Eh] のビット 2 ∼ 1）
。
3. PLL1 入力分周器を有効にします（REG[003Eh] のビット 0 ＝ 1）
。
bit 0
PLL1 入力分周のイネーブル
このビットは、PLL1 入力クロック（PLL1IN）を得るために使用する入力クロッ
ク 1（INCLK1）を分周するかどうかを決定します。クロック構造の詳細について
は、126 ページの 9.「クロック」を参照してください。
このビットが 0 のとき、入力クロック 1 は分周されません（1:1）
。
このビットが 1 のとき、入力クロック 1 は、
PLL1 入力分周選択ビット
（REG[003Eh]
のビット 2 ∼ 1）の設定値に従って分周されます。
REG[0040h] ∼ REG[0041h] は予約レジスタです
これらのレジスタは予約レジスタのため、書き込みはできません。
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153
10. レジスタ
REG[0060h] Host SPI Clock Configuration Register
Default = 00h
Read/Write
SPI クロック分周選択ビット 3 ∼ 0
n/a
7
6
5
4
3
2
1
0
SPI クロック分周選択ビット [3:0]
これらのビットは、ホスト SPI インタフェースで使用するクロックの分周比を指
定します。この分周器のクロックソースはシステムクロックです。この設定値
は、システムクロックから SPI クロックを生成するときにのみ使用します
（REG[0061h] のビット 0 ＝ 1）。
bits 3-0
表 10-16 SPI クロック分周比の選択
REG[0060h] のビット 3 ∼ 0
SPI クロック分周比
REG[0060h] のビット 3 ∼ 0
SPI クロック分周比
0000
1:1
1000
9:1
0001
2:1
1001
10:1
0010
3:1
1010
11:1
0011
4:1
1011
12:1
0100
5:1
1100
13:1
0101
6:1
1101
14:1
0110
7:1
1110
15:1
0111
8:1
1111
16:1
注
SPI クロック＝システムクロック周波数 / 分周比＞ HSCK 周波数
154
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10. レジスタ
REG[0061h] Host SPI Enable Register
Default = 00h or 10h if SPI Enabled
n/a
7
6
Read/Write
SPICLKEN 端子
ステータス（RO）
4
5
n/a
SPI クロック
ソースの選択
n/a
SPI クロックの
イネーブル
3
2
1
0
bit 4
SPICLKEN 端子ステータス（読み出し専用）
このビットは、SPICLKEN（AB5）端子のステータスを示します。
このビットが 0 のとき、SPICLKEN（AB5）端子は Low です。
このビットが 1 のとき、SPICLKEN（AB5）端子は High です。
bit 2
SPI クロックソースの選択
ホストが SPI 用に設定されているとき（25 ページの 5.4「コンフィギュレーショ
ン端子」を参照）、SPICLKSEL 入力端子（端子 AB5）は、ホスト SPI クロックの
ソースを選択する方法を決定します。クロック構造の詳細については、126 ペー
ジの 9.「クロック」を参照してください。
SPICLKSEL が 0 のとき、このビットを使用して、以下に示すように入力クロッ
ク 1（INCLK1）とシステムクロック（SYSCLK）の間で、ホスト SPI クロック
のソースを選択します。
このビットが 0 のとき、ホスト SPI クロックのソースはシステムクロックです。
SPI クロック分周選択ビット（REG[0060h] のビット 3 ∼ 0）を使用すればさらに
分周することができ、また SPI クロックのイネーブルビット（REG[0061h] のビッ
ト 0）で制御することができます。
このビットが 1 のとき、ホスト SPI クロックのソースは入力クロック 1(INCLK1)
です。これ以上、分周することはできません。また SPI クロックのイネーブル
ビットで制御されません。
SPICLKSEL が 1 のとき、このビットは無視され、ホスト SPI クロックのソース
は入力クロック 1(INCLK1) になります。
bit 0
SPI クロックのイネーブル
このビットは、クロックソースが分周されたシステムクロックであるときに、ホ
スト SPI クロックを有効／無効にします。
このビットが 0 のとき、ホスト SPI クロックは無効です。
このビットが 1 のとき、ホスト SPI クロックは有効です。
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（Rev. 1.7）
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155
10. レジスタ
REG[0062h] Host I2C Clock Configuration Register
Default = 00h
Read/Write
I2C クロック分周選択ビット 4 ∼ 0
n/a
7
6
5
4
3
2
1
0
I2C クロック分周選択ビット [3:0]
これらのビットは、ホスト SPI インタフェースで使用するクロックの分周比を指
定します。この分周器のクロックソースはシステムクロックです。この設定値
は、システムクロックから I2C クロックを生成するときにのみ使用します
（REG[0063h] のビット 0 ＝ 1）。
bits 3-0
表 10-17 I2C クロック分周比の選択
REG[0062h] のビット 3 ∼ 0
I2C クロック分周比
REG[0062h] のビット 3 ∼ 0
I2C クロック分周比
0000
1:1
1000
9:1
0001
2:1
1001
10:1
0010
3:1
1010
11:1
0011
4:1
1011
12:1
0100
5:1
1100
13:1
0101
6:1
1101
14:1
0110
7:1
1110
15:1
0111
8:1
1111
16:1
注
高速モード（400kbps）の場合
I2C クロック＝システムクロック周波数 / 分周比＞ 24MHz 周波数
標準モード（100kbps）の場合
I2C クロック＝システムクロック周波数 / 分周比＞ 5.4MHz 周波数
156
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（Rev. 1.7）
10. レジスタ
REG[0063h] Host I2C Enable Register
Default = 00h
n/a
7
6
Read/Write
I2CCLKEN 端子
ステータス（RO）
4
5
n/a
I2C クロック
ソースの選択
n/a
I2C クロックの
イネーブル
3
2
1
0
bit 4
I2CCLKEN 端子ステータス（読み出し専用）
このビットは、I2CCLKEN（AB5）端子のステータスを示します。
このビットが 0 のとき、I2CCLKEN（AB5）端子は Low です。
このビットが 1 のとき、I2CCLKEN（AB5）端子は High です。
bit 2
I2C クロックソースの選択
ホストが I2C 用に設定されているとき（25 ページの 5.4「コンフィギュレーショ
ン端子」を参照）
、I2CCLKSEL 入力端子（端子 AB5）は、ホスト I2C クロック
のソースを選択する方法を決定します。クロック構造の詳細については、126
ページの 9.「クロック」を参照してください。
I2CCLKSEL が 0 のとき、このビットを使用して、以下に示すように入力クロッ
ク 1（INCLK1）とシステムクロック（SYSCLK）の間で、ホスト I2C クロック
のソースを選択します。
このビットが 0 のとき、ホスト I2C クロックのソースはシステムクロックです。
I2C クロック分周選択ビット（REG[0062h] のビット 3 ∼ 0）を使用すればさらに
分周することができ、また I2C クロックのイネーブルビット（REG[0063h] のビッ
ト 0）で制御することができます。
このビットが 1 のとき、ホスト I2C クロックのソースは入力クロック 1(INCLK1)
です。これ以上、分周することはできません。また I2C クロックのイネーブル
ビットで制御されません。
I2CCLKSEL が 1 のとき、このビットは無視され、ホスト I2C クロックのソース
は入力クロック 1(INCLK1) になります。
bit 0
I2C クロックのイネーブル
このビットは、クロックソースが分周されたシステムクロックであるときに、ホ
スト I2C クロックを有効／無効にします。
このビットが 0 のとき、ホスト I2C クロックは無効です。
このビットが 1 のとき、ホスト I2C クロックは有効です。
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（Rev. 1.7）
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157
10. レジスタ
10.4.2
ホストインタフェースレジスタ
REG[0080h] Internal Memory Space Upper Address Register 0
Default = 00h
Read/Write
内部メモリ空間上位アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0081h] Internal Memory Space Upper Address Register 1
Default = 00h
0
Read/Write
内部メモリ空間上位アドレスビット 31 ∼ 24
7
6
REG[0081h] bits 7-0
REG[0080h] bits 7-0
5
4
3
2
1
0
内部メモリ空間上位アドレスビット [31:16]
これらのビットには、ホストアドレスに連結された上位 16 ビットアドレスが格
納されており、パラレルダイレクトモードでメモリ空間にアクセスできるように
するものです。内部メモリ空間は 32 ビットアドレスですが、
ホストインタフェー
スには最大 21 ビットのアドレスラインしかありません。このレジスタは、32 ビッ
トの内部メモリ空間の「ページ」レジスタとして機能します。
内部アドレスのビット 31 ∼ 21 が MUADDR[31:21] を使用します。内部アドレス
の 20 ∼ 16 の各ビットは、MUADDR[x] または対応するホスト入力アドレスライ
ンのどちらでも使用することができます。MUADDR[x] または入力アドレスライ
ンのいずれが選択されるかは、MUMASK[x] レジスタビットによって決まりま
す。内部アドレスのビット 15 ∼ 0 は、ホスト入力アドレスラインの下位 16 ビッ
トを使用します。
REG[0082h] Internal Memory Space Upper Address Mask Register
Default = 00h
7
bits 4-0
158
6
Read/Write
内部メモリ空間上位アドレスマスクビット 20 ∼ 16
n/a
5
4
3
2
1
0
内部メモリ空間上位アドレスマスクビット [20:16]
これらのビットは、内部アドレスビット 20 ∼ 16 のソースを選択するものであ
り、パラレルダイレクトモードでメモリ空間にアクセスできるようにします。
MUMASK[x] ＝ 0 のとき、対応するホスト入力アドレスラインが使用されます。
MUMASK[x] ＝ 1 のとき、MUADDR[x] が使用されます。
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10. レジスタ
REG[0084h] Host Control Register 0
Default = 00h
Read/Write
非同期システム
制御レジスタ
ホストアクセス
n/a
7
6
5
4
3
2
1
0
非同期システム制御レジスタホストアクセス
このビットは、非同期レジスタ（REG[0020h] ∼ REG[003Fh]）へのライトアクセ
スを制御します。このビットは、REG[0020h] ∼ REG[003Fh] からのリードアクセ
スには影響しません。また他のすべてのレジスタに対するリード／ライトアクセ
スにも影響しません。
このビットが 0 のとき、REG[0020h] ∼ REG[003Fh] は、内部 VBUS によって同
期してアクセスされます。ホストによって直接書き込むことはできません。この
モードでは、ホストは引き続き、内部メモリ空間 3800_xxxxh（REG[00A8h] ∼
REG[00ABh] を参照）で内部メモリ空間データポート（REG[00ACh] ∼
REG[00ADh]）を使用して REG[0020h] ∼ REG[003Fh] に間接的にライトアクセス
することができます。
このビットが 1 のとき、REG[0020h] ∼ REG[003Fh] は、ホストによって非同期
にアクセスされます。内部 VBUS によって書き込むことはできません。
bit 0
REG[0085h] Host Control Register 1
Default = 04h
n/a
7
6
5
Read/Write
Reserved
n/a
4
3
リードデータ設定サイクルビット 2 ∼ 0
2
1
0
bit 4
Reserved
このビットのデフォルト値は 0 です。
bits 2-0
リードデータ設定サイクルビット [2:0]
Marvell PXA3xx ホストインタフェースを使用するときには、30ns のリードデー
タ設定時間が必要です。これらのビットは、
RDY の立ち上がりエッジの前のリー
ドデータ設定サイクル（WAIT#）を指定します。リードデータ設定サイクルは、
以下に示すように、システムクロックサイクルに基づいて設定する必要がありま
す。
リードデータ設定＝（これらのビットの値）×（システムクロック周期）
S1D13515/S2D13515テクニカルマニュアル
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EPSON
159
10. レジスタ
REG[008Ah] Host Control Register 2
Default = 00h
Write Only
n/a
7
6
5
4
3
2
FP2IO C33PE
デバッガ端子の
イネーブル
S1D13515/
S2D13515 の
ソフトウェア
リセット
1
0
bit 4
C33PE デバッガ端子のイネーブル
このビットは、ホストの選択がダイレクト 16 ビットであって Marvell PXA3xx で
ないとき、FP2IO10、FP2IO11、FP2IO13、FP2IO14、FP2IO16、および FP2IO17
の各端子の機能を制御します。
このビットが 0 のとき、FP2IOx 端子は画素データ用に使用されます。
このビットが 1 のとき、FP2IOx 端子は C33PE デバッガインタフェース用に使用
されます。
bit 0
S1D13515/S2D13515 のソフトウェアリセット
このビットは S1D13515/S2D13515 のソフトウェアリセットを制御します。
このビットが 0 のとき、S1D13515/S2D13515 システムはリセットから解放されま
す。
このビットが 1 のとき、ホストインタフェースを除くすべての
S1D13515/S2D13515 システムはリセットに保持されます。
以下の手順を使用して正しくソフトウェアリセットを実行する必要があります。
1.
ソフトウェアリセットを設定します（REG[008Ah] のビット 0 ＝ 1）。
2. ソフトウェアリセットを無効にします（REG[008Ah] のビット 0 ＝ 0）。
3. 非同期レジスタライトアクセスをホストに設定します（REG[0084h] のビッ
ト 0 ＝ 1）
。
4. PLL1 を有効にします。REG[0024h] のビット 0 ＝ 1 を設定します。
5. 非同期レジスタライトアクセスを内部 VBUS に設定します（REG[0084h] の
ビット 0 ＝ 0）
。
REG[00A6h] Internal Memory Space Read/Write Control Register
Default = 00h
Read/Write
内部メモリ空間
オートインクリ
メントのイネー
ブル
n/a
7
160
6
5
4
3
2
1
0
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 0
内部メモリ空間オートインクリメントのイネーブル
このビットは、Internal Memory Space Read/Write Address Register（REG[00A8h] ∼
REG[00ABh]）のオートインクリメントを制御するものであり、内部メモリ空間
リード／ライトデータポート（REG[00ACh] ∼ REG[00ADh]）を介してホストが
内部メモリ空間にアクセスできるようにしています。
このビットが 0 のとき、内部メモリ空間アドレスはオートインクリメントされま
せん。
このビットが 1 のとき、内部メモリ空間アドレスはオートインクリメントされま
す。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
161
10. レジスタ
REG[00A8h] Internal Memory Space Read/Write Address Register 0
Default = 00h
Read/Write
内部メモリ空間リード／ライトアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00A9h] Internal Memory Space Read/Write Address Register 1
Default = 00h
0
Read/Write
内部メモリ空間リード／ライトアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00AAh] Internal Memory Space Read/Write Address Register 2
Default = 00h
0
Read/Write
内部メモリ空間リード／ライトアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00ABh] Internal Memory Space Read/Write Address Register 3
Default = 00h
0
Read/Write
内部メモリ空間リード／ライトアドレスビット 31 ∼ 24
7
REG[00ABh] bits 7-0
REG[00AAh] bits 7-0
REG[00A9h] bits 7-0
REG[00A8h] bits 7-0
6
5
4
3
2
1
0
内部メモリ空間リード／ライトアドレスビット [31:0]
これらのビットは、ホストが内部メモリ空間リード／ライトデータポート
（REG[00ACh] ∼ REG[00ADh]）にアクセスするときにリード／ライトする内部
メモリ空間アドレスを指定します。これらビットは、REG[00A6h] のビット 0 ＝
1 のときにオートインクリメントされます。アドレス情報については、125 ペー
ジの 8.「メモリマップ」を参照してください。
注
SPI や I2C など WAIT のないインタフェースを使用するときには、SDRAM リー
ド／ライトバッファを使用して SDRAM にアクセスする必要があります（208
ページの 10.4.9「SDRAM リード／ライトバッファレジスタ」を参照）。
162
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00ACh] Internal Memory Space Read/Write Data Port Register 0
Default = 00h
Read/Write
内部メモリ空間リード／ライトデータポートビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00ADh] Internal Memory Space Read/Write Data Port Register 1
Default = 00h
0
Read/Write
内部メモリ空間リード／ライトデータポートビット 15 ∼ 8
7
REG[00ADh] bits 7-0
REG[00ACh] bits 7-0
6
5
4
3
2
1
0
内部メモリ空間リード／ライトデータポートビット [15:0]
これらのビットは、ホストが内部メモリ空間にアクセスできるデータポートで
す。書き込まれるまたは読み出されるアドレスは、REG[00A8h] ∼ REG[00ABh]
で指定されます。
注
1. SPI や I2C など WAIT のないインタフェースを使用するときには、SDRAM
リード／ライトバッファを使用して SDRAM にアクセスする必要がありま
す（208 ページの 10.4.9「SDRAM リード／ライトバッファレジスタ」を参
照）
。
2. SDRAM リードアクセス以外のために SPI を使用するときには、このポー
トからリードアクセスを行う前に、内部メモリ空間リード／ライトアドレ
スビット（REG[00A8h] ∼ REG[00ABh]）を設定しておく必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
163
10. レジスタ
10.4.3
色深度コンバータ設定レジスタ
色深度コンバータ（BPPC）を使用して、以下に示すように、32bpp（非圧縮状態）と 8/16bpp との間で
画像データをアップコンバートまたはダウンコンバートすることができます。詳細については、467 ペー
ジの 12.「色深度コンバータの機能説明」を参照してください。
BPPC ポート
ピクセル当たり
4 バイト
変換例
32 ビットデータ
SDRAM
ピクセル当たり
2 バイト
16 ビットデータ
BPPC
（注）
または
BPPC ポート
ピクセル当たり
4 バイト
変換例
32 ビットデータ
SDRAM
8 ビットデータ
BPPC
ピクセル当たり
1 バイト
（注）
注
データサイズは、指定した BPPC ポートについて選択した変換モードに基づきます
（REG[00B0h]、REG[00C0h]、REG[00D0h]、または REG[00E0h] を参照）。
図 10-1 BPPC 変換例
注
ホストインタフェースを通じて色深度コンバータ（BPPC）ポートにはアクセスできません。BPPC ポー
トへのアクセスおよび BPPC ポートからのアクセスは 32 ビット単位でなければなりません。
164
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00B0h] BPPC Port 0 Mode Configuration Register 0
Default = 00h
Read/Write
BPPC ポート 0 変換モードビット 3 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 0 変換モードビット [3:0]
これらのビットは、以下の表に示すように、アドレスとデータの変換モードを決
定します。
bits 3-0
表 10-18 BPPC ポート 0 変換モード
REG[00B0h] のビット 3 ∼
0
データ変換モード
0000
変更なし
0001
8bpp 変換
[A8,R8,G8,B8] → R3G3B2, [FFh,R8,G8,B8] ← R3G3B2
0010
16bpp 変換
[A8,R8,G8,B8] → R5G6B5, [FFh,R8,G8,B8] ← R5G6B5
0011
8bpp 変換（読み出し専用）
[FFh, Lum8, Lum8, Lum8] ← Lum8
0100
Reserved
0101
8bpp 変換（読み出し専用）
[Alpha8, 00h, 00h, 00h] ← Alpha8
0110
16bpp 変換（読み出し専用）
[{A4,A4}, {R4,R4}, {G4,G4}, {B4,B4}] ← R4G4B4A4
0111
8bpp 変換（読み出し専用）
[{Alpha4,Alpha4}, {Lum4,Lum4}, {Lum4,Lum4}, {Lum4,Lum4}] ← [Lum4, Alpha4]
1000 ∼ 1001
Reserved
1010
16bpp 変換（読み出し専用）
[Alpha8, Lum8, Lum8, Lum8] ← [Lum8, Alpha8]
1011 ∼ 1111
Reserved
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
165
10. レジスタ
REG[00B1h] BPPC Port 0 Mode Configuration Register 1
Default = 00h
Read/Write
BPPC ポート 0 ARGB バイト配列
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 0 ARGB バイト配列ビット [1:0]
これらのビットは、想定される ARGB データ配列を 32 ビットワードで設定しま
す。
bits 1-0
表 10-19 想定される BPPC ポート 0 ARGB データ配列
REG[00B1h] のビット 1 ∼ 0
32 ビットワード
ビット [31:24]
ビット [23:16]
ビット [15:8]
ビット [7:0]
アルファ
赤
緑
青
01
赤
緑
青
アルファ
10
アルファ
青
緑
赤
11
青
緑
赤
アルファ
00
REG[00B4h] BPPC Port 0 Base Register 0
Default = 00h
Read Only
BPPC ポート 0 ベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00B5h] BPPC Port 0 Base Register 1
Default = 00h
0
Read Only
BPPC ポート 0 ベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00B6h] BPPC Port 0 Base Register 2
Default = 00h
0
Read Only
BPPC ポート 0 ベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00B7h] BPPC Port 0 Base Register 3
Default = 40h
0
Read Only
BPPC ポート 0 ベースビット 31 ∼ 24
7
REG[00B7h] bits 7-0
REG[00B6h] bits 7-0
REG[00B5h] bits 7-0
REG[00B4h] bits 7-0
166
6
5
4
3
2
1
0
BPPC ポート 0 ベースビット [31:0]（読み出し専用）
これらのビットは、
BPPC のポート 0 のベースアドレスを示します。これらのビッ
トは読み出し専用であり、その値は 4000_0000h です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00B8h] BPPC Port 0 Mask Register 0
Default = 00h
Read/Write
BPPC ポート 0 マスクビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00B9h] BPPC Port 0 Mask Register 1
Default = 00h
0
Read/Write
BPPC ポート 0 マスクビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00BAh] BPPC Port 0 Mask Register 2
Default = 00h
0
Read/Write
BPPC ポート 0 マスクビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00BBh] BPPC Port 0 Mask Register 3
Default = 00h
Read/Write
BPPC ポート 0 マスクビット 27 ∼ 24
n/a
7
REG[00BBh] bits 3-0
REG[00BAh] bits 7-0
REG[00B9h] bits 7-0
REG[00B8h] bits 7-0
6
0
5
4
3
2
1
0
BPPC ポート 0 マスクビット [27:0]
これらのビットは、BPPC ポート 0 ターゲットベースビット（REG[00BCh] ∼
REG[00BFh] を参照）と組み合わせて使用され、BPPC のポート 0 の特定範囲に
対してポートアドレスを確認するためのマスクを指定します。これらのビット
は、選択した BPPC ポート 0 変換モード（REG[00B0h] のビット 3 ∼ 0 を参照）
に基づいて、1 バイト、2 バイト、または 4 バイトに区切る必要があります。た
とえば、8bpp 変換を選択した場合、ビットは 1 バイト区切りでなければなりま
せん。16bpp 変換の場合、ビットは 2 バイト区切りでなければなりません。
ポートアドレスの下位 28 ビットは、マスクレジスタの補数と AND がとられ、結
果は Target Base Register に加算されます。必要な計算式については、BPPC Port 0
Target Base Register の説明（REG[00BCh] ∼ REG[00BFh]）を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
167
10. レジスタ
REG[00BCh] BPPC Port 0 Target Base Register 0
Default = 00h
Read/Write
BPPC ポート 0 ターゲットベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00BDh] BPPC Port 0 Target Base Register 1
Default = 00h
0
Read/Write
BPPC ポート 0 ターゲットベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00BEh] BPPC Port 0 Target Base Register 2
Default = 00h
0
Read/Write
BPPC ポート 0 ターゲットベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00BFh] BPPC Port 0 Target Base Register 3
Default = 00h
0
Read/Write
BPPC ポート 0 ターゲットベースビット 31 ∼ 24
7
REG[00BFh] bits 7-0
REG[00BEh] bits 7-0
REG[00BDh] bits 7-0
REG[00BCh] bits 7-0
6
5
4
3
2
1
0
BPPC ポート 0 ターゲットベースビット [31:0]
これらのビットは、BPPC ポート 0 マスクビット（REG[00B8h] ∼ REG[00BBh]
を参照）と組み合わせて使用され、BPPC のポート 0 のメモリターゲットアドレ
スを決定するターゲットベースアドレスを指定します。これらのビットは、選択
した BPPC ポート 0 変換モード（REG[00B0h] のビット 3 ∼ 0 を参照）に基づい
て、1 バイト、2 バイト、または 4 バイトに区切る必要があります。たとえば、
8bpp 変換を選択した場合、
ビットは 1 バイト区切りでなければなりません。16bpp
変換の場合、ビットは 2 バイト区切りでなければなりません。
ターゲットアドレスは、次式に従って生成されます。
MaskedAddr[27:0] ＝ PortAddr[27:0] & ~Mask[27:0]
if（8bpp フォーマット）
ConvertedAddr[27:0] ＝ {00, MaskedAddr[27:2]}
else if（16bpp フォーマット）
ConvertedAddr[27:0] ＝ {0, MaskedAddr[27:1]}
else ConvertedAddr[27:0] ＝ MaskedAddr[27:0]
TargetAddr[31:0] ＝ TargetBase[31:0] ＋ {0000, ConvertedAddr[27:0]}
168
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00C0h] BPPC Port 1 Mode Configuration Register 0
Default = 00h
Read/Write
BPPC ポート 1 変換モードビット 3 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 1 変換モードビット [3:0]
これらのビットは、以下に示すように、アドレスとデータの変換モードを決定し
ます。
bits 3-0
表 10-20 BPPC ポート 1 変換モード
REG[00C0h] のビット 3 ∼
0
データ変換モード
0000
変更なし
0001
8bpp 変換
[A8,R8,G8,B8] → R3G3B2, [FFh,R8,G8,B8] ← R3G3B2
0010
16bpp 変換
[A8,R8,G8,B8] → R5G6B5, [FFh,R8,G8,B8] ← R5G6B5
0011
8bpp 変換（読み出し専用）
[FFh, Lum8, Lum8, Lum8] ← Lum8
0100
Reserved
0101
8bpp 変換（読み出し専用）
[Alpha8, 00h, 00h, 00h] ← Alpha8
0110
16bpp 変換（読み出し専用）
[{A4,A4}, {R4,R4}, {G4,G4}, {B4,B4}] ← R4G4B4A4
0111
8bpp 変換（読み出し専用）
[{Alpha4,Alpha4}, {Lum4,Lum4}, {Lum4,Lum4}, {Lum4,Lum4}] ← [Lum4, Alpha4]
1000 ∼ 1001
Reserved
1010
16bpp 変換（読み出し専用）
[Alpha8, Lum8, Lum8, Lum8] ← [Lum8, Alpha8]
1011 ∼ 1111
Reserved
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
169
10. レジスタ
REG[00C1h] BPPC Port 1 Mode Configuration Register 1
Default = 00h
Read/Write
BPPC ポート 1 ARGB バイト配列
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 1 ARGB バイト配列ビット [1:0]
これらのビットは、想定される ARGB データ配列を 32 ビットワードで設定しま
す。
bits 1-0
表 10-21 想定される BPPC ポート 1 ARGB データ配列
32 ビットワード
REG[00C1h] のビット 1 ∼
0
ビット [31:24]
ビット [23:16]
ビット [15:8]
ビット [7:0]
00
アルファ
赤
緑
青
01
赤
緑
青
アルファ
10
アルファ
青
緑
赤
11
青
緑
赤
アルファ
REG[00C4h] BPPC Port 1 Base Register 0
Default = 00h
Read Only
BPPC ポート 1 ベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00C5h] BPPC Port 1 Base Register 1
Default = 00h
0
Read Only
BPPC ポート 1 ベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00C6h] BPPC Port 1 Base Register 2
Default = 00h
0
Read Only
BPPC ポート 1 ベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00C7h] BPPC Port 1 Base Register 3
Default = 50h
0
Read Only
BPPC ポート 1 ベースビット 31 ∼ 24
7
REG[00C7h] bits 7-0
REG[00C6h] bits 7-0
REG[00C5h] bits 7-0
REG[00C4h] bits 7-0
170
6
5
4
3
2
1
0
BPPC ポート 1 ベースビット [31:0]（読み出し専用）
これらのビットは、
BPPC のポート 1 のベースアドレスを示します。これらのビッ
トは読み出し専用であり、その値は 5000_0000h です。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00C8h] BPPC Port 1 Mask Register 0
Default = 00h
Read/Write
BPPC ポート 1 マスクビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00C9h] BPPC Port 1 Mask Register 1
Default = 00h
0
Read/Write
BPPC ポート 1 マスクビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00CAh] BPPC Port 1 Mask Register 2
Default = 00h
0
Read/Write
BPPC ポート 1 マスクビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00CBh] BPPC Port 1 Mask Register 3
Default = 00h
Read/Write
BPPC ポート 1 マスクビット 27 ∼ 24
n/a
7
REG[00CBh] bits 3-0
REG[00CAh] bits 7-0
REG[00C9h] bits 7-0
REG[00C8h] bits 7-0
6
0
5
4
3
2
1
0
BPPC ポート 1 マスクビット [27:0]
これらのビットは、BPPC ポート 1 ターゲットベースビット（REG[00CCh] ∼
REG[00CFh] を参照）と組み合わせて使用され、BPPC のポート 1 の特定範囲に
対してポートアドレスを確認するためのマスクを指定します。これらのビット
は、選択した BPPC ポート 1 変換モード（REG[00C0h] のビット 3 ∼ 0 を参照）
に基づいて、1 バイト、2 バイト、または 4 バイトに区切る必要があります。た
とえば、8bpp 変換を選択した場合、ビットは 1 バイト区切りでなければなりま
せん。16bpp 変換の場合、ビットは 2 バイト区切りでなければなりません。
ポートアドレスの下位 28 ビットは、マスクレジスタの補数と AND がとられ、結
果は Target Base Register に加算されます。必要な計算式については、BPPC Port 1
Target Base Register の説明（REG[00CCh] ∼ REG[00CFh]）を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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171
10. レジスタ
REG[00CCh] BPPC Port 1 Target Base Register 0
Default = 00h
Read/Write
BPPC ポート 1 ターゲットベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00CDh] BPPC Port 1 Target Base Register 1
Default = 00h
0
Read/Write
BPPC ポート 1 ターゲットベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00CEh] BPPC Port 1 Target Base Register 2
Default = 00h
0
Read/Write
BPPC ポート 1 ターゲットベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00CFh] BPPC Port 1 Target Base Register 3
Default = 00h
0
Read/Write
BPPC ポート 1 ターゲットベースビット 31 ∼ 24
7
REG[00CFh] bits 7-0
REG[00CEh] bits 7-0
REG[00CDh] bits 7-0
REG[00CCh] bits 7-0
6
5
4
3
2
1
0
BPPC ポート 1 ターゲットベースビット [31:0]
これらのビットは、BPPC ポート 1 マスクビット（REG[00C8h] ∼ REG[00CBh]
を参照）と組み合わせて使用され、BPPC のポート 1 のメモリターゲットアドレ
スを決定するターゲットベースアドレスを指定します。これらのビットは、選択
した BPPC ポート 1 変換モード（REG[00C0h] のビット 3 ∼ 0 を参照）に基づい
て、1 バイト、2 バイト、または 4 バイトに区切る必要があります。たとえば、
8bpp 変換を選択した場合、
ビットは 1 バイト区切りでなければなりません。16bpp
変換の場合、ビットは 2 バイト区切りでなければなりません。
ターゲットアドレスは、次式に従って生成されます。
MaskedAddr[27:0] ＝ PortAddr[27:0] & ~Mask[27:0]
if（8bpp フォーマット）
ConvertedAddr[27:0] ＝ {00, MaskedAddr[27:2]}
else if（16bpp フォーマット）
ConvertedAddr[27:0] ＝ {0, MaskedAddr[27:1]}
else ConvertedAddr[27:0] ＝ MaskedAddr[27:0]
TargetAddr[31:0] ＝ TargetBase[31:0] ＋ {0000, ConvertedAddr[27:0]}
172
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00D0h] BPPC Port 2 Mode Configuration Register 0
Default = 00h
Read/Write
BPPC ポート 2 変換モードビット 3 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 2 変換モードビット [3:0]
これらのビットは、以下に示すように、アドレスとデータの変換モードを決定し
ます。
bits 3-0
表 10-22 BPPC ポート 2 変換モード
REG[00D0h] のビット 3 ∼ 0
データ変換モード
0000
変更なし
0001
8bpp 変換
[A8,R8,G8,B8] → R3G3B2, [FFh,R8,G8,B8] ← R3G3B2
0010
16bpp 変換
[A8,R8,G8,B8] → R5G6B5, [FFh,R8,G8,B8] ← R5G6B5
0011
8bpp 変換（読み出し専用）
[FFh, Lum8, Lum8, Lum8] ← Lum8
0100
Reserved
0101
8bpp 変換（読み出し専用）
[Alpha8, 00h, 00h, 00h] ← Alpha8
0110
16bpp 変換（読み出し専用）
[{A4,A4}, {R4,R4}, {G4,G4}, {B4,B4}] ← R4G4B4A4
0111
8bpp 変換（読み出し専用）
[{Alpha4,Alpha4}, {Lum4,Lum4}, {Lum4,Lum4}, {Lum4,Lum4}] ← [Lum4, Alpha4]
1000 ∼ 1001
Reserved
1010
16bpp 変換（読み出し専用）
[Alpha8, Lum8, Lum8, Lum8] ← [Lum8, Alpha8]
1011 ∼ 1111
Reserved
REG[00D1h] BPPC Port 2 Mode Configuration Register 1
Default = 00h
Read/Write
BPPC ポート 0 ARGB バイト配列
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 2 ARGB バイト配列ビット [1:0]
これらのビットは、想定される ARGB データ配列を 32 ビットワードで設定しま
す。
bits 1-0
表 10-23 想定される BPPC ポート 2 ARGB データ配列
REG[00D1h] のビット 1 ∼ 0
32 ビットワード
ビット [31:24]
ビット [23:16]
ビット [15:8]
ビット [7:0]
00
アルファ
赤
緑
青
緑
青
アルファ
01
赤
10
アルファ
青
緑
赤
11
青
緑
赤
アルファ
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
173
10. レジスタ
REG[00D4h] BPPC Port 2 Base Register 0
Default = 00h
Read Only
BPPC ポート 2 ベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00D5h] BPPC Port 2 Base Register 1
Default = 00h
0
Read Only
BPPC ポート 2 ベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00D6h] BPPC Port 2 Base Register 2
Default = 00h
0
Read Only
BPPC ポート 2 ベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00D7h] BPPC Port 2 Base Register 3
Default = 60h
0
Read Only
BPPC ポート 2 ベースビット 31 ∼ 24
7
REG[00D7h] bits 7-0
REG[00D6h] bits 7-0
REG[00D5h] bits 7-0
REG[00D4h] bits 7-0
174
6
5
4
3
2
1
0
BPPC ポート 2 ベースビット [31:0]（読み出し専用）
これらのビットは、
BPPC のポート 2 のベースアドレスを示します。これらのビッ
トは読み出し専用であり、その値は 6000_0000h です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00D8h] BPPC Port 2 Mask Register 0
Default = 00h
Read/Write
BPPC ポート 2 マスクビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00D9h] BPPC Port 2 Mask Register 1
Default = 00h
0
Read/Write
BPPC ポート 2 マスクビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00DAh] BPPC Port 2 Mask Register 2
Default = 00h
0
Read/Write
BPPC ポート 2 マスクビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00DBh] BPPC Port 2 Mask Register 3
Default = 00h
Read/Write
BPPC ポート 2 マスクビット 27 ∼ 24
n/a
7
REG[00DBh] bits 3-0
REG[00DAh] bits 7-0
REG[00D9h] bits 7-0
REG[00D8h] bits 7-0
6
0
5
4
3
2
1
0
BPPC ポート 2 マスクビット [27:0]
これらのビットは、BPPC ポート 2 ターゲットベースビット（REG[00DCh] ∼
REG[00DFh] を参照）と組み合わせて使用され、BPPC のポート 2 の特定範囲に
対してポートアドレスを確認するためのマスクを指定します。これらのビット
は、選択した BPPC ポート 2 変換モード（REG[00D0h] のビット 3 ∼ 0 を参照）
に基づいて、1 バイト、2 バイト、または 4 バイトに区切る必要があります。た
とえば、8bpp 変換を選択した場合、ビットは 1 バイト区切りでなければなりま
せん。16bpp 変換の場合、ビットは 2 バイト区切りでなければなりません。
ポートアドレスの下位 28 ビットは、マスクレジスタの補数と AND がとられ、結
果は Target Base Register に加算されます。必要な計算式については、BPPC Port 2
Target Base Register の説明（REG[00DCh] ∼ REG[00DFh]）を参照してください。
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EPSON
175
10. レジスタ
REG[00DCh] BPPC Port 2 Target Base Register 0
Default = 00h
Read/Write
BPPC ポート 2 ターゲットベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00DDh] BPPC Port 2 Target Base Register 1
Default = 00h
0
Read/Write
BPPC ポート 2 ターゲットベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00DEh] BPPC Port 2 Target Base Register 2
Default = 00h
0
Read/Write
BPPC ポート 2 ターゲットベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00DFh] BPPC Port 2 Target Base Register 3
Default = 00h
0
Read/Write
BPPC ポート 2 ターゲットベースビット 31 ∼ 24
7
REG[00DFh] bits 7-0
REG[00DEh] bits 7-0
REG[00DDh] bits 7-0
REG[00DCh] bits 7-0
6
5
4
3
2
1
0
BPPC ポート 2 ターゲットベースビット [31:0]
これらのビットは、BPPC ポート 2 マスクビット（REG[00D8h] ∼ REG[00DBh]
を参照）と組み合わせて使用され、BPPC のポート 2 のメモリターゲットアドレ
スを決定するターゲットベースアドレスを指定します。これらのビットは、選択
した BPPC ポート 2 変換モード（REG[00D0h] のビット 3 ∼ 0 を参照）に基づい
て、1 バイト、2 バイト、または 4 バイトに区切る必要があります。たとえば、
8bpp 変換を選択した場合、
ビットは 1 バイト区切りでなければなりません。16bpp
変換の場合、ビットは 2 バイト区切りでなければなりません。
ターゲットアドレスは、次式に従って生成されます。
MaskedAddr[27:0] ＝ PortAddr[27:0] & ~Mask[27:0]
if（8bpp フォーマット）
ConvertedAddr[27:0] ＝ {00, MaskedAddr[27:2]}
else if（16bpp フォーマット）
ConvertedAddr[27:0] ＝ {0, MaskedAddr[27:1]}
else ConvertedAddr[27:0] ＝ MaskedAddr[27:0]
TargetAddr[31:0] ＝ TargetBase[31:0] ＋ {0000, ConvertedAddr[27:0]}
176
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00E0h] BPPC Port 3 Mode Configuration Register 0
Default = 00h
Read/Write
BPPC ポート 3 変換モードビット 3 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 3 変換モードビット [3:0]
これらのビットは、以下に示すように、アドレスとデータの変換モードを決定し
ます。
bits 3-0
表 10-24 BPPC ポート 3 変換モード
REG[00E0h] のビット 3 ∼ 0
データ変換モード
0000
変更なし
0001
8bpp 変換
[A8,R8,G8,B8] → R3G3B2, [FFh,R8,G8,B8] ← R3G3B2
0010
16bpp 変換
[A8,R8,G8,B8] → R5G6B5, [FFh,R8,G8,B8] ← R5G6B5
0011
8bpp 変換（読み出し専用）
[FFh, Lum8, Lum8, Lum8] ← Lum8
0100
Reserved
0101
8bpp 変換（読み出し専用）
[Alpha8, 00h, 00h, 00h] ← Alpha8
0110
16bpp 変換（読み出し専用）
[{A4,A4}, {R4,R4}, {G4,G4}, {B4,B4}] ← R4G4B4A4
0111
8bpp 変換（読み出し専用）
[{Alpha4,Alpha4}, {Lum4,Lum4}, {Lum4,Lum4}, {Lum4,Lum4}] ← [Lum4, Alpha4]
1000 ∼ 1001
Reserved
1010
16bpp 変換（読み出し専用）
[Alpha8, Lum8, Lum8, Lum8] ← [Lum8, Alpha8]
1011 ∼ 1111
Reserved
REG[00E1h] BPPC Port 3 Mode Configuration Register 1
Default = 00h
Read/Write
BPPC ポート 0 ARGB バイト配列
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
BPPC ポート 3 ARGB バイト配列ビット [1:0]
これらのビットは、想定される ARGB データ配列を 32 ビットワードで設定しま
す。
bits 1-0
表 10-25 想定される BPPC ポート 3 ARGB データ配列
REG[00E1h] のビット 1 ∼ 0
32 ビットワード
ビット [31:24]
ビット [23:16]
ビット [15:8]
ビット [7:0]
00
アルファ
赤
緑
青
緑
青
アルファ
01
赤
10
アルファ
青
緑
赤
11
青
緑
赤
アルファ
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
177
10. レジスタ
REG[00E4h] BPPC Port 3 Base Register 0
Default = 00h
Read Only
BPPC ポート 3 ベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00E5h] BPPC Port 3 Base Register 1
Default = 00h
0
Read Only
BPPC ポート 3 ベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00E6h] BPPC Port 3 Base Register 2
Default = 00h
0
Read Only
BPPC ポート 3 ベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00E7h] BPPC Port 3 Base Register 3
Default = 70h
0
Read Only
BPPC ポート 3 ベースビット 31 ∼ 24
7
REG[00E7h] bits 7-0
REG[00E6h] bits 7-0
REG[00E5h] bits 7-0
REG[00E4h] bits 7-0
178
6
5
4
3
2
1
0
BPPC ポート 3 ベースビット [31:0]（読み出し専用）
これらのビットは、
BPPC のポート 3 のベースアドレスを示します。これらのビッ
トは読み出し専用であり、その値は 7000_0000h です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[00E8h] BPPC Port 3 Mask Register 0
Default = 00h
Read/Write
BPPC ポート 3 マスクビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00E9h] BPPC Port 3 Mask Register 1
Default = 00h
0
Read/Write
BPPC ポート 3 マスクビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00EAh] BPPC Port 3 Mask Register 2
Default = 00h
0
Read/Write
BPPC ポート 3 マスクビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00EBh] BPPC Port 3 Mask Register 3
Default = 00h
Read/Write
BPPC ポート 3 マスクビット 27 ∼ 24
n/a
7
REG[00EBh] bits 3-0
REG[00EAh] bits 7-0
REG[00E9h] bits 7-0
REG[00E8h] bits 7-0
6
0
5
4
3
2
1
0
BPPC ポート 3 マスクビット [27:0]
これらのビットは、BPPC ポート 3 ターゲットベースビット（REG[00ECh] ∼
REG[00EFh] を参照）と組み合わせて使用され、BPPC のポート 3 の特定範囲に
対してポートアドレスを確認するためのマスクを指定します。これらのビット
は、選択した BPPC ポート 3 変換モード（REG[00E0h] のビット 3 ∼ 0 を参照）
に基づいて、1 バイト、2 バイト、または 4 バイトに区切る必要があります。た
とえば、8bpp 変換を選択した場合、ビットは 1 バイト区切りでなければなりま
せん。16bpp 変換の場合、ビットは 2 バイト区切りでなければなりません。
ポートアドレスの下位 28 ビットは、マスクレジスタの補数と AND がとられ、結
果は Target Base Register に加算されます。必要な計算式については、BPPC Port 3
Target Base Register の説明（REG[00ECh] ∼ REG[00EFh]）を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
179
10. レジスタ
REG[00ECh] BPPC Port 3 Target Base Register 0
Default = 00h
Read/Write
BPPC ポート 3 ターゲットベースビット 7 ∼ 0
7
6
5
4
3
2
1
REG[00EDh] BPPC Port 3 Target Base Register 1
Default = 00h
0
Read/Write
BPPC ポート 3 ターゲットベースビット 15 ∼ 8
7
6
5
4
3
2
1
REG[00EEh] BPPC Port 3 Target Base Register 2
Default = 00h
0
Read/Write
BPPC ポート 3 ターゲットベースビット 23 ∼ 16
7
6
5
4
3
2
1
REG[00EFh] BPPC Port 3 Target Base Register 3
Default = 00h
0
Read/Write
BPPC ポート 3 ターゲットベースビット 31 ∼ 24
7
REG[00EFh] bits 7-0
REG[00EEh] bits 7-0
REG[00EDh] bits 7-0
REG[00ECh] bits 7-0
6
5
4
3
2
1
0
BPPC ポート 3 ターゲットベースビット [31:0]
これらのビットは、BPPC ポート 3 マスクビット（REG[00E8h] ∼ REG[00EBh] を
参照）と組み合わせて使用され、BPPC のポート 3 のメモリターゲットアドレス
を決定するターゲットベースアドレスを指定します。これらのビットは、選択し
た BPPC ポート 3 変換モード（REG[00E0h] のビット 3 ∼ 0 を参照）に基づいて、
1 バイト、2 バイト、または 4 バイトに区切る必要があります。たとえば、8bpp
変換を選択した場合、ビットは 1 バイト区切りでなければなりません。16bpp 変
換の場合、ビットは 2 バイト区切りでなければなりません。
ターゲットアドレスは、次式に従って生成されます。
MaskedAddr[27:0] ＝ PortAddr[27:0] & ~Mask[27:0]
if（8bpp フォーマット）
ConvertedAddr[27:0] ＝ {00, MaskedAddr[27:2]}
else if（16bpp フォーマット）
ConvertedAddr[27:0] ＝ {0, MaskedAddr[27:1]}
else ConvertedAddr[27:0] ＝ MaskedAddr[27:0]
TargetAddr[31:0] ＝ TargetBase[31:0] ＋ {0000, ConvertedAddr[27:0]}
180
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.4
I2S 制御レジスタ
S1D13515/S2D13515 には、通常はオーディオ出力用に使用される I2C インタフェースが備わっています。
このインタフェースの詳細については、504 ページの 14.「I2S オーディオ出力インタフェース」を参照
してください。I2S DMA バッファの詳細については、187 ページの 10.4.5「I2S DMA レジスタ」を参照
してください。
REG[0100h] I2S Interface Control Register 0
Default = 21h
Read/Write
I2S ブランク
左チャネル
I2S ブランク
右チャネル
I2S 左／右
チャネルデータ
順序
I2S データ遷移
クロックエッジ
I2S WSIO データ
タイミング
I2S データビット
順序付け
n/a
IS2 出力データ
クロックソース
7
6
5
4
3
2
1
0
bit 7
I2S ブランク左チャネル
このビットを使用して、I2S インタフェースの左チャネルデータをブランクにし
ます。
このビットが 0 のとき、左チャネルデータは正常です。
このビットが 1 のとき、左チャネルデータはブランクです。
bit 6
I2S ブランク右チャネル
このビットを使用して、I2S インタフェースの右チャネルデータをブランクにし
ます。
このビットが 0 のとき、右チャネルデータは正常です。
このビットが 1 のとき、右チャネルデータはブランクです。
bit 5
I2S 左／右チャネルデータ順序
このビットは、WSIO 端子の状態を基準として左／右チャネルデータの順序を決
定します。
このビットが 0 のとき、左／右チャネルデータの順序は、WSIO ＝ 1 で左チャネ
ル、WSIO ＝ 0 で右チャネルです。
このビットが 1 のとき、左／右チャネルデータの順序は、WSIO ＝ 1 で右チャネ
ル、WSIO ＝ 0 で左チャネルです。
注
I2S インタフェースの動作中にチャネルデータ順序を変更する必要がある場
合、以下の手順を使用して I2S FIFO を消去する必要があります。
1. I2S DAC コントローラを無効にします（REG[0104h] のビット 0 ＝ 0）
。
2. I2S FIFO をリセットします（REG[010Ch] のビット 8 ＝ 1）
。
3. I2S 左／右チャネルデータ順序（REG[0100h] のビット 5）を変更します。
4. I2S DAC コントローラを有効にします（REG[0104h] のビット 0 ＝ 1）
。
bit 4
I2S データ遷移クロックエッジ
このビットは、SDO 端子のシリアル出力データが変化するタイミングを決定し
ます。
このビットが 0 のとき、シリアル出力データは、シリアル出力ソースクロックの
立ち下がりエッジで変化します。
このビットが 1 のとき、シリアル出力データは、シリアル出力ソースクロックの
立ち上がりエッジで変化します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
181
10. レジスタ
bit 3
I2S WSIO データタイミング
このビットは、ワード同期の信号エッジ（WSIO）を基準として、SDO 端子のシ
リアル出力データが発生するタイミングを決定します。
このビットが 0 のとき、シリアル出力データは、WSIO エッジの 1 クロック後に
開始します。
このビットが 1 のとき、シリアル出力データは、WSIO と同じクロックエッジで
開始します。
bit 2
I2S データビット順序付け
このビットは、SDO 端子のシリアル出力データのビット順序を決定します。
このビットが 0 のとき、最上位ビット（msb）が最初に送信されます。
このビットが 1 のとき、最下位ビット（lsb）が最初に送信されます。
bit 0
I2S データクロックソース
このビットは、SDO 端子のシリアル出力データで使用されるデータクロックの
ソースを決定します。このビットは、以下のテーブルに示すように、WSIO およ
び SCKIO 出力のイネーブルビット（REG[0101h] のビット 0）と組み合わせて設
定する必要があります。
表 10-26 I2S データクロック（WSIO/SCKIO）設定値
REG[0101h] のビット 0
REG[0100h] のビット 0
0
0（デフォルト）
1
説明
Reserved
1（デフォルト）
I2S データクロックのソースは内部クロックです。
WSIO/SCKIO は、内部クロックによって駆動される出
力です。
0
I2S データクロックのソースは外部クロックであり、
WSIO/SCKIO は入力です（ハイインピーダンス）。
1
Reserved
REG[0101h] I2S Interface Control Register 1
Default = 40h
bit 6
bit 0
182
n/a
Reserved
7
6
Read/Write
WSIO と SCKIO
の出力イネーブル
n/a
5
4
3
2
1
0
Reserved
このビットは 1 に設定する必要があります。
WSIO と SCKIO の出力イネーブル
このビットは、シリアルワードクロック（WSIO）とシリアルビットクロック
（SCKIO）が I2S インタフェースの出力かどうかを制御します。このビットは、
182 ページの表 10-26「I2S データクロック（WSIO/SCKIO）設定値」に示すよう
に、I2S データクロックソースビット（REG[0100h] のビット 0）と組み合わせて
設定する必要があります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0104h] I2S FIFO Register 0
Default = 00h
I2S FIFO モード
n/a
7
6
bit 7
Read/Write
I2S FIFO しきい値レベルビット 3 ∼ 0
5
4
3
2
Reserved
I2S DAC
コントローラ
イネーブル
1
0
I2S FIFO モード
このビットは、16 バイト I2S FIFO に格納されるデータがステレオ（16 ビット左
チャネル、16 ビット右チャンネル）か、あるいはモノ（16 ビットシングルデー
タ）かを決定します。
このビットが 0 のとき、I2S FIFO に格納されるデータはステレオです。
このビットが 1 のとき、I2S FIFO に格納されるデータはモノです。
注
ステレオモードを選択すると、I2S FIFO は、最大 4 つのオーディオデータサン
プルを保持することができます。
モノモードを選択すると、I2S FIFO は、最大 8 つのオーディオデータサンプル
を保持することができます。
bits 5-2
I2S FIFO しきい値レベルビット [3:0]
I2S FIFO サイズは 16 バイトです。これらのビットは、I2S FIFO に存在すべき最
小バイト数を決定するI2S FIFOしきい値レベルを指定します。バイト数がしきい
値レベル以下の場合、I2S FIFO しきい値割り込みが発生し（REG[010Ch] のビッ
ト 2 を参照）、DMA 転送が開始され、I2S FIFO のバイト数が指定のレベルまで
増大します。これらのビットの推奨設定値は 8h（1000）です。
bit 1
Reserved
このビットは 1 に設定する必要があります。
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（Rev. 1.7）
EPSON
183
10. レジスタ
I2S DAC コントローライネーブル
このビットは I2S DAC コントローラを制御します。
このビットが 0 のとき、I2S DAC コントローラは無効であり、I2S 出力ストリー
ムは停止されます。
このビットが 1 のとき、I2S DAC コントローラは有効であり、I2S 出力ストリー
ムは開始されます。
bit 0
注
1. I2S DAC コントローラが有効で、ステレオモードを選択しているとき
（REG[0104h] のビット 7 ＝ 0）、最初のシリアル出力データは必ず左チャネ
ルデータになります。
I2S 左／右チャネルデータ順序ビット（REG[0100h] の
ビット 5）が 0 の場合、WSIO ＝ 1 のときに左チャネルデータとなり、WSIO
＝ 0 のときに右チャネルデータとなります。REG[0100h] のビット 5 が 1 の
場合、WSIO ＝ 0 のときに左チャネルデータとなり、WSIO ＝ 1 のときに
右チャネルデータとなります。
2. REG[003Ch] のビット 0 でパワーセーブモードを有効にする前に、
REG[0104h] のビット 0 と REG[010Fh] のビット 7 で I2S オーディオインタ
フェースを無効にしておく必要があります。
REG[0105h] I2S FIFO Register 1
Default = 00h
Read/Write
n/a
7
6
5
4
3
I2S FIFO しきい
値割り込みの
イネーブル
I2S FIFO
オーバーラン
割り込みのイネー
ブル
I2S FIFO
アンダーラン
割り込みのイネー
ブル
2
1
0
bit 2
I2S FIFO しきい値割り込みのイネーブル
このビットは、I2S DAC 割り込みステータスビット（REG[0A00h] のビット 6）
にて I2S FIFO しきい値割り込みを示すかどうかを決定します。この場合、この
割り込みをホストに転送することができます。
このビットが 0 のとき、I2S FIFO しきい値割り込みは無効です。
このビットが 1 のとき、I2S FIFO しきい値割り込みは有効です。
bit 1
I2S FIFO オーバーラン割り込みのイネーブル
このビットは、I2S DAC 割り込みステータスビット（REG[0A00h] のビット 6）
にて I2S FIFO オーバーラン割り込みを示すかどうかを決定します。この場合、こ
の割り込みをホストに転送することができます。
このビットが 0 のとき、I2S FIFO オーバーラン割り込みは無効です。
このビットが 1 のとき、I2S FIFO オーバーラン割り込みは有効です。
bit 0
I2S FIFO アンダーラン割り込みのイネーブル
このビットは、I2S DAC 割り込みステータスビット（REG[0A00h] のビット 6）
にて I2S FIFO アンダーラン割り込みを示すかどうかを決定します。この場合、こ
の割り込みをホストに転送することができます。
このビットが 0 のとき、I2S FIFO アンダーラン割り込みは無効です。
このビットが 1 のとき、I2S FIFO アンダーラン割り込みは有効です。
184
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[010Ah] I2S FIFO Status Register 0
Default = 00h
Read Only
I2S FIFO レベルビット 4 ∼ 0
n/a
7
6
5
4
3
2
1
I2S FIFO レベルビット [4:0]（読み出し専用）
これらのビットは、I2S FIFO 内のデータのバイト数を示します。FIFO サイズは
16 バイトです。
bits 4-0
REG[010Ch] I2S FIFO Status Register 1
Default = 04h
Read/Write
n/a
7
bit 3
bit 2
0
6
5
I2S FIFO ソフト
ウェアリセット
（WO）
I2S FIFO しきい
値割り込み
ステータス（RO）
I2S FIFO
オーバーラン
割り込み
ステータス
3
2
1
4
I2S FIFO
アンダーラン
割り込み
ステータス
0
I2S FIFO ソフトウェアリセット（書き込み専用）
このビットは I2S FIFO をリセットします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと I2S FIFO をリセットします。
I2S FIFO しきい値割り込みステータス（読み出し専用）
この読み出し専用ビットは、I2S FIFO しきい値割り込みのステータスを示しま
す。この割り込みは、I2S FIFO 内のバイト数が I2S FIFO しきい値レベル
（REG[0104h] のビット 5 ∼ 2）未満になると発生します。
このビットが 0 のとき、I2S FIFO しきい値割り込みは発生していません。
このビットが 1 のとき、I2S FIFO しきい値割り込みが発生しています。
このステータスビットは、FIFO にデータが書き込まれて FIFO 内のバイト数が
しきい値（REG[0104h] のビット 5 ∼ 2）を超えるとクリアされます。
bit 1
I2S FIFO オーバーラン割り込みステータス
このビットは、I2S FIFO オーバーラン割り込みのステータスを示します。この割
り込みは、IS2 DMA コントローラが、すでに満杯状態の I2S FIFO に書き込もう
とするときに発生します。I2S FIFOオーバーラン割り込みのイネーブルビットが
設定されている場合（REG[0105h] のビット 1 ＝ 1）、I2S DAC 割り込みステータ
スビット（REG[0A00h] のビット 6）にて、この割り込みも示されます。この場
合、この割り込みをホストに転送することができます。
このビットが 0 のとき、I2S FIFO オーバーラン割り込みは発生していません。
このビットが 1 のとき、I2S FIFO オーバーラン割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
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（Rev. 1.7）
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185
10. レジスタ
I2S FIFO アンダーラン割り込みステータス
このビットは、I2S FIFO アンダーラン割り込みのステータスを示します。この割
り込みは、IS2 DAC コントローラが、空の I2S FIFO を読み出そうとするときに
発生します。I2S FIFOアンダーラン割り込みのイネーブルビットが設定されてい
る場合（REG[0105h] のビット 0 ＝ 1）、I2S DAC 割り込みステータスビット
（REG[0A00h] のビット 6）にて、この割り込みも示されます。この場合、この割
り込みをホストに転送することができます。
このビットが 0 のとき、I2S FIFO アンダーラン割り込みは発生していません。
このビットが 1 のとき、I2S FIFO アンダーラン割り込みが発生しています。
bit 0
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
REG[010Eh] I2S Audio Clock Control Register 0
Default = 00h
Read/Write
オーディオクロック位相インクリメントビット 7 ∼ 0
7
6
5
4
3
2
1
REG[010Fh] I2S Audio Clock Control Register 1
Default = 00h
オーディオクロッ
クのイネーブル
7
REG[010Fh] bits 6-0
REG[010Eh] bits 7-0
0
Read/Write
オーディオクロック位相インクリメントビット 14 ∼ 8
6
5
4
3
2
1
0
オーディオクロック位相インクリメントビット [14:0]
オーディオクロック（MCLKO）は、オーディオサンプルレートの 256 倍であり、
SDRAM クロックから得られます（126 ページの 9.「クロック」を参照）
。周波数
は、次式を使用して計算します。
MCLKO 周波数＝（REG[010Fh] のビット 6 ∼ 0, REG[010Eh] のビット 7 ∼ 0）÷
65536 × SDRAM クロック
注
位相積算ロジック回路が機能するためには、オーディオクロック周波数が 2 ×
システムクロックの半分未満でなければなりません。
REG[010Fh] bit 7
オーディオクロックのイネーブル
このビットはオーディオクロック（MCLKO）を制御します。
このビットが 0 のとき、オーディオクロックは無効です。
このビットが 1 のとき、オーディオクロックは有効です。
注
REG[003Ch] のビット 0 でパワーセーブモードを有効にする前に、REG[0104h]
のビット 0 と REG[010Fh] のビット 7 で I2S オーディオインタフェースを無効
にしておく必要があります。
186
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（Rev. 1.7）
10. レジスタ
10.4.5
I2S DMA レジスタ
I2S インタフェース用に I2S DMA を有効にすると（REG[0104h] のビット 1 ＝ 1）
、I2S FIFO のデータを
I2S DMA バッファ（バッファ 0 とバッファ 1）に書き込むことができます。各バッファのメモリアドレ
スは、以下のレジスタを使用して設定可能です。I2S DMA コントローラは、I2S FIFO にデータを送信す
るときに、これらの 2 つのバッファからの読み出しを切り替えます。
REG[0148h] I2S DMA Buffer 0 Address Register 0
Default = 00h
Read/Write
I2S DMA バッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0149h] I2S DMA Buffer 0 Address Register 1
Default = 00h
0
Read/Write
I2S DMA バッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[014Ah] I2S DMA Buffer 0 Address Register 2
Default = 00h
0
Read/Write
I2S DMA バッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[014Bh] I2S DMA Buffer 0 Address Register 3
Default = 00h
0
Read/Write
I2S DMA バッファ 0 のアドレスビット 31 ∼ 24
7
REG[014Bh] bits 7-0
REG[014Ah] bits 7-0
REG[0149h] bits 7-0
REG[0148h] bits 7-0
6
5
4
3
2
1
0
I2S DMA バッファ 0 のアドレスビット [31:0]
これらのビットは、DMA バッファ 0 のメモリ開始アドレスを指定します。アド
レスは 32 ビットの倍数でなければなりません（つまり 0、4、8、C、...、など）。
注
I2S オーディオ DMA バッファが DRAM 用に設定されているとき、I2S オーディ
オ機能の性能は、同時に DRAM にアクセスしている内部モジュールに応じて
変化します。I2S オーディオ機能は、I2S オーディオ DMA バッファが SRAM に
配置されている場合にのみ保証されます。
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（Rev. 1.7）
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187
10. レジスタ
REG[014Ch] I2S DMA Buffer 1 Address Register 0
Default = 00h
Read/Write
I2S DMA バッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[014Dh] I2S DMA Buffer 1 Address Register 1
Default = 00h
0
Read/Write
I2S DMA バッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[014Eh] I2S DMA Buffer 1 Address Register 2
Default = 00h
0
Read/Write
I2S DMA バッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[014Fh] I2S DMA Buffer 1 Address Register 3
Default = 00h
0
Read/Write
I2S DMA バッファ 1 のアドレスビット 31 ∼ 24
7
6
REG[014Fh] bits 7-0
REG[014Eh] bits 7-0
REG[014Dh] bits 7-0
REG[014Ch] bits 7-0
5
4
3
2
1
0
I2S DMA バッファ 1 のアドレスビット [31:0]
これらのビットは、DMA バッファ 1 のメモリ開始アドレスを指定します。アド
レスは 32 ビットの倍数でなければなりません（つまり 0、4、8、C、...、など）。
REG[0152h] I2S DMA Buffers Size Register 0
Default = 00h
Read/Write
I2S DMA バッファサイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0153h] I2S DMA Buffers Size Register 1
Default = 00h
0
Read/Write
I2S DMA バッファサイズビット 15 ∼ 8
7
REG[0153h] bits 7-0
REG[0152h] bits 7-0
6
5
4
3
2
1
0
I2S DMA バッファサイズビット [15:0]
これらのビットは、I2S DMA バッファ（バッファ 0 とバッファ 1）のサイズ（バ
イト）を指定します。I2S DMA バッファの最大サイズは 65536 バイトであり、最
小サイズは 4 バイトです。
I2S DMA バッファサイズ＝ (REG[0153h], REG[0152h]) ＋ 4
REG[0152h] のビット 1 ∼ 0 は必ず、00 に設定する必要があります。
188
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（Rev. 1.7）
10. レジスタ
REG[0154h] I2S DMA Status Register
Default = 00h
Read/Write
n/a
7
bit 3
6
5
4
I2S DMA
割り込み
ステータス
3
n/a
I2S DMA
バッファ選択
ステータス
n/a
2
1
0
I2S DMA 割り込みステータス
このビットは、I2S DMA コントローラが I2S DMA バッファからの読み出しを終
了し、他のバッファからの読み出しに切り替えたことを示します。この割り込み
のこのステータスは、REG[0A00h] のビット 3 でも読み出すことができます。ホ
ストへのこの割り込みを有効にするには、I2S DMA 割り込みのイネーブルビッ
トを設定します（REG[0A06h] のビット 3 ＝ 1）
。
このビットが 0 のとき、I2S DAC コントローラは I2S DMA バッファからの読み
出しを終了していません。
このビットが 1 のとき、I2S DMA コントローラは I2S DMA バッファからの読み
出しを終了しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 1
I2S DMA バッファ選択ステータス
I2S DMA が有効のとき（REG[0104h] のビット 0 ＝ 1）
、このビットは読み出し専
用であり、現在読み出している I2S DMA バッファを示します。
このビットが 0 のとき、I2S DMA バッファ 0 を読み出しています。
このビットが 1 のとき、I2S DMA バッファ 1 を読み出しています。
I2S DMA が無効のとき（REG[0104h] のビット 0 ＝ 0）
、このビットは読み出し／
書き込みであり、汎用の「フラグ」ビットして使用することができます。
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（Rev. 1.7）
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189
10. レジスタ
10.4.6
GPIO レジスタ
REG[0180h] GPIO Configuration Register 0
Default = FFh
Read/Write
GPIO7 設定
GPIO6 設定
GPIO5 設定
GPIO4 設定
GPIO3 設定
GPIO2 設定
GPIO1 設定
GPIO0 設定
7
6
5
4
3
2
1
0
REG[0181h] GPIO Configuration Register 1
Default = FFh
Read/Write
GPIO15 設定
GPIO14 設定
GPIO13 設定
GPIO12 設定
GPIO11 設定
GPIO10 設定
GPIO9 設定
GPIO8 設定
7
6
5
4
3
2
1
0
REG[0181h] bits 7-0
REG[0180h] bits 7-0
GPIO[15:0] 設定
これらのビットは、個々の GPIO 端子を入力または出力として設定します。
このビットが 0 のとき、対応する GPIO 端子は出力端子として設定されます。
このビットが 1 のとき、対応する GPIO 端子は入力端子として設定されます。
（デフォルト）
REG[0182h] GPIO Status Register 0
Default = XXh
Read/Write
GPIO7
ステータス
GPIO6
ステータス
GPIO5
ステータス
GPIO4
ステータス
GPIO3
ステータス
GPIO2
ステータス
GPIO1
ステータス
GPIO0
ステータス
7
6
5
4
3
2
1
0
REG[0183h] GPIO Status Register 1
Default = XXh
Read/Write
GPIO15
ステータス
GPIO14
ステータス
GPIO13
ステータス
GPIO12
ステータス
GPIO11
ステータス
GPIO10
ステータス
GPIO9
ステータス
GPIO8
ステータス
7
6
5
4
3
2
1
0
REG[0183h] bits 7-0
REG[0182h] bits 7-0
190
GPIO[15:0] ステータス
GPIOx が入力として設定されているとき（REG[0180h] ∼ REG[0181h] を参照）、
このビットを読み出すと、対応する GPIOx 端子のステータスが返されます。
GPIOx が出力として設定されているとき（REG[0180h] ∼ REG[0181h] を参照）、
このビットに 1 を書き込むと、対応する GPIOx 端子は High になり、0 を書き込
むと対応する GPIOx 端子は Low になになります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0184h] GPIO Pull-down Control Register 0
Default = 00h
Read/Write
GPIO7
プルダウン制御
GPIO6
プルダウン制御
GPIO5
プルダウン制御
GPIO4
プルダウン制御
GPIO3
プルダウン制御
GPIO2
プルダウン制御
GPIO1
プルダウン制御
GPIO0
プルダウン制御
7
6
5
4
3
2
1
0
REG[0185h] GPIO Pull-down Control Register 1
Default = 00h
Read/Write
GPIO15
プルダウン制御
GPIO14
プルダウン制御
GPIO13
プルダウン制御
GPIO12
プルダウン制御
GPIO11
プルダウン制御
GPIO10
プルダウン制御
GPIO9
プルダウン制御
GPIO8
プルダウン制御
7
6
5
4
3
2
1
0
REG[0185h] bits 7-0
REG[0184h] bits 7-0
GPIO[15:0] プルダウン制御
すべての GPIO 端子は内部プルダウン抵抗を備えています。これらのビットは、
GPIOx 端子ごとにプルダウン抵抗の状態を制御します。
このビットが 0 のとき、対応する GPIOx 端子のプルダウン抵抗はアクティブで
す。（デフォルト）
このビットが 1 のとき、対応する GPIOx 端子のプルダウン抵抗はイナクティブ
です。
REG[0186h] GPIO[15:8] / Keypad Configuration Register
Default = 00h
GPIO[15:8] ／
キーパッド端子
マッピングの選択
n/a
7
bit 5
Read/Write
6
5
n/a
4
3
2
1
0
GPIO[15:8] ／キーパッド端子マッピングの選択
GPIO[15:8] ／キーパッドインタフェース端子は、未使用のホストインタフェース
端子または未使用の FP1（LCD インタフェース）端子に対して多重化／マッピ
ングすることができます。このビットは、端子のマッピング先のインタフェース
を選択します。
このビットが 0 のとき、キーパッドインタフェースの信号はホストインタフェー
ス端子に対してマッピングされ、GPIO[15:8] 信号は FP1 端子に対してマッピン
グされます（27 ページの 5.5「ホストインタフェースの端子マッピング」を参照）。
このビットが 1 のとき、キーパッドインタフェースの信号は FP1 端子に対して
マッピングされ、GPIO[15:8] 信号はホストインタフェース端子に対してマッピン
グされます（33 ページの 5.6「LCD ／カメラ 2 の端子マッピング」を参照）
。
注
GPIO7 は、FP1IO 端子を使用するようキーパッドインタフェースが設定されて
いるときには利用できません（REG[0186h] のビット 5 ＝ 1）
。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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191
10. レジスタ
REG[0188h] Miscellaneous Pull-up/Pull-down Register 0
Default = 00h
Read/Write
SPIDIO
プルダウン制御
SDA
プルアップ制御
SCL
プルアップ制御
CM1CLKIN
プルダウン制御
CM1FIELD
プルダウン制御
CM1HREF
プルダウン制御
CM1VREF
プルダウン制御
CM1DAT[7:0]
プルダウン制御
7
6
5
4
3
2
1
0
bit 7
SPIDIO プルダウン制御
このビットは、シリアルフラッシュインタフェースデータ端子 SPIDIO に対する
プルダウン抵抗の状態を制御します。
このビットが 0 のとき、SPIDIO 端子に対するプルダウン抵抗はアクティブです。
（デフォルト）
このビットが 1 のとき、SPIDIO 端子に対するプルダウン抵抗はイナクティブで
す。
bit 6
SDA プルアップ制御
このビットは、I2C インタフェースデータ端子 SDA に対するプルアップ抵抗の
状態を制御します。I2C インタフェースは通常、カメラのプログラミングに使用
します。
このビットが 0 のとき、SDA 端子に対するプルアップ抵抗はアクティブです。
（デフォルト）
このビットが 1 のとき、SDA 端子に対するプルアップ抵抗はイナクティブです。
bit 5
SCL プルアップ制御
このビットは、I2C インタフェースクロック端子 SCL に対するプルアップ抵抗
の状態を制御します。I2C インタフェースは通常、カメラのプログラミングに使
用します。
このビットが 0 のとき、SCL 端子に対するプルアップ抵抗はアクティブです。
（デフォルト）
このビットが 1 のとき、SCL 端子に対するプルアップ抵抗はイナクティブです。
bit 4
CM1CLKIN プルダウン制御
このビットは、カメラ 1 インタフェースクロック入力端子 CM1CLKIN に対する
プルダウン抵抗の状態を制御します。カメラ 1 インタフェースを 24 ビット RGB
8:8:8 ストリーミング入力用に設定すると（REG[0D06h] のビット 2 ∼ 1 ＝ 10）、
ホストインタフェース端子（SPI 2 ストリームモード）が使用され、このビット
は C1PCLKIN 入力端子（BS#）に対するプルアップ抵抗も制御します。
このビットが 0 のとき、プルダウン／プルアップ抵抗はアクティブです。
（デフォルト）
このビットが 1 のとき、プルダウン／プルアップ抵抗はイナクティブです。
bit 3
CM1FIELD プルダウン制御
このビットは、カメラ 1 インタフェースフィールド入力端子 CM1FIELD に対す
るプルダウン抵抗の状態を制御します。カメラ1インタフェースを24ビットRGB
8:8:8 ストリーミング入力用に設定すると（REG[0D06h] のビット 2 ∼ 1 ＝ 10）、
ホストインタフェース端子（SPI 2 ストリームモード）が使用され、このビット
は C1DEIN 入力端子（AB0）に対するプルダウン抵抗も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
192
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 2
CM1HREF プルダウン制御
このビットは、カメラ 1 インタフェース水平同期入力端子 CM1HREF に対する
プルダウン抵抗の状態を制御します。カメラ 1 インタフェースを 24 ビット RGB
8:8:8 ストリーミング入力用に設定すると（REG[0D06h] のビット 2 ∼ 1 ＝ 10）、
ホストインタフェース端子（SPI 2 ストリームモード）が使用され、このビット
は C1HSIN 入力端子（AB2）に対するプルダウン抵抗も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
bit 1
CM1VREF プルダウン制御
このビットは、カメラ 1 インタフェース垂直同期入力端子 CM1VREF に対する
プルダウン抵抗の状態を制御します。カメラ 1 インタフェースを 24 ビット RGB
8:8:8 ストリーミング入力用に設定すると（REG[0D06h] のビット 2 ∼ 1 ＝ 10）、
ホストインタフェース端子（SPI 2 ストリームモード）が使用され、このビット
は C1VSIN 入力端子（AB1）に対するプルダウン抵抗も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
bit 0
CM1DAT[7:0] プルダウン制御
このビットは、カメラ 1 インタフェース双方向データ端子（CM1DAT[7:0]）に対
するプルダウン抵抗の状態を制御します。カメラ 1 インタフェースを 24 ビット
RGB 8:8:8 ストリーミング入力用に設定すると（REG[0D06h] のビット 2 ∼ 1 ＝
10）、ホストインタフェース端子（SPI 2 ストリームモード）が使用され、この
ビットは C1RINx、C1GINx、および C1BINx 入力端子（RD#、BE1#、DB[15:0]）
に対するプルダウン／プルアップ抵抗も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
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（Rev. 1.7）
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193
10. レジスタ
REG[0189h] Miscellaneous Pull-up/Pull-down Register 1
Default = 00h
n/a
7
6
Read/Write
MEMDQ[31:0]
プルダウン制御
CM2CLKIN
プルダウン制御
CM2FIELD
プルダウン制御
CM2HREF
プルダウン制御
CM2VREF
プルダウン制御
CM2DAT[7:0]
プルダウン制御
5
4
3
2
1
0
bit 5
MEMDQ[31:0] プルダウン制御
このビットは、SDRAM インタフェース双方向データ端子（MEMDQ[31:0]）に
対するプルダウン抵抗の状態を制御します。
このビットが 0 のとき、MEMDQ[31:0] 端子に対するプルダウン抵抗はアクティ
ブです。（デフォルト）
このビットが1 のとき、
MEMDQ[31:0]端子に対するプルダウン抵抗はイナクティ
ブです。
bit 4
CM2CLKIN プルダウン制御
このビットは、カメラ 2 インタフェースクロック入力端子 CM2CLKIN（FP1IO8）
に対するプルダウン抵抗の状態を制御します。カメラ2インタフェースを24ビッ
ト RGB 8:8:8 ストリーミング入力用に設定すると（REG[0D46h] のビット 2 ∼ 1
＝ 10）、このビットは C2PCLKIN 入力端子（FP1IO23）に対するプルダウン抵抗
も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
bit 3
CM2FIELD プルダウン制御
このビットは、
カメラ2インタフェースフィールド入力端子CM2FIELD
（FP1IO10）
に対するプルダウン抵抗の状態を制御します。カメラ2インタフェースを24ビッ
ト RGB 8:8:8 ストリーミング入力用に設定すると（REG[0D46h] のビット 2 ∼ 1
＝ 10）
、このビットは C2DEIN 入力端子（FP1IO22）に対するプルダウン抵抗も
制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
bit 2
CM2HREF プルダウン制御
このビットは、カメラ 2 インタフェース水平同期入力端子 CM2HREF（FP1IO13）
に対するプルダウン抵抗の状態を制御します。カメラ2インタフェースを24ビッ
ト RGB 8:8:8 ストリーミング入力用に設定すると（REG[0D46h] のビット 2 ∼ 1
＝ 10）、このビットは C2HSIN 入力端子（FP1IO20）に対するプルダウン抵抗も
制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
bit 1
CM2VREF プルダウン制御
このビットは、カメラ 2 インタフェース垂直同期入力端子 CM2VREF（FP1IO12）
に対するプルダウン抵抗の状態を制御します。カメラ2インタフェースを24ビッ
ト RGB 8:8:8 ストリーミング入力用に設定すると（REG[0D46h] のビット 2 ∼ 1
＝ 10）、このビットは C2VSIN 入力端子（FP1IO21）に対するプルダウン抵抗も
制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
194
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 0
CM2DAT[7:0] プルダウン制御
このビットは、カメラ 2 インタフェース双方向データ端子（CM2DAT[7:0]）
（FP1IO[7:0]）に対するプルダウン抵抗の状態を制御します。カメラ 2 インタ
フェースを24ビットRGB 8:8:8ストリーミング入力用に設定すると（REG[0D46h]
のビット 2 ∼ 1 ＝ 10）、このビットは C2RINx、C2GINx、および C2BINx 入力端
子（FP1IO[17:0]）に対するプルダウン抵抗も制御します。
このビットが 0 のとき、プルダウン抵抗はアクティブです。（デフォルト）
このビットが 1 のとき、プルダウン抵抗はイナクティブです。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
195
10. レジスタ
10.4.7
キーパッドレジスタ
キーパッドインタフェースは、最大 5 × 5 のマトリックスを使用してキーの押下
をスキャンします。各行と各列の入力座標は、独立したイネーブル、入力極性選
択、およびステータス／クリア制御を備えた割り込みに関連付けられています。
5 × 5 よりも小さなキーパッドを使用した場合、座標に関連付けられた割り込み
番号は変わりません
KPC0
KPC1
KPC2
KPC3
KPC4
KPR0
0
5
10
15
20
KPR1
1
6
11
16
21
KPR2
2
7
12
17
22
KPR3
3
8
13
18
23
KPR4
4
9
14
19
24
図 10-2 キーパッドインタフェースの例
196
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[01C0h] Keypad Control Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
キーパッド
フィルタのイネー
ブル
キーパッドの
イネーブル
1
0
bit 1
キーパッドフィルタのイネーブル
このビットは、キーパッドインタフェース入力端子（KPR[4:0] および KPC[4:0]）
のグリッチフィルタリングを制御します。フィルタのサンプリング周期は、
REG[01CCh] ∼ REG[01CEh] を使用して制御されます。
このビットが 0 のとき、キーパッドフィルタは無効です。
このビットが 1 のとき、キーパッドフィルタは有効です。
bit 0
キーパッドのイネーブル
このビットは、キーパッドインタフェース入力端子（KPR[4:0] および KPC[4:0]）
のグリッチフィルタリングを制御します。フィルタのサンプリングクロック周
期は、REG[01CCh] ∼ REG[01CEh] を使用して制御されます。詳細なタイミング
については、121 ページの 7.10「キーパッドインタフェースのタイミング」を参
照してください。
このビットが 0 のとき、キーパッドフィルタは無効です。
このビットが 1 のとき、キーパッドフィルタは有効です。
注
キーパッドを有効にした後は、キーパッドホスト割り込みを有効にする前に
（REG[A08] のビット 4 ＝ 1）、すべての割り込み（REG[01C4h] ∼ REG[01C7h]）
をクリアする必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
197
10. レジスタ
REG[01C4h] Keypad Interrupt Enable Register 0
Default = 00h
Read/Write
キーパッド
割り込み 7 の
イネーブル
キーパッド
割り込み 6 の
イネーブル
キーパッド
割り込み 5 の
イネーブル
キーパッド
割り込み 4 の
イネーブル
キーパッド
割り込み 3 の
イネーブル
キーパッド
割り込み 2 の
イネーブル
キーパッド
割り込み 1 の
イネーブル
キーパッド
割り込み 0 の
イネーブル
7
6
5
4
3
2
1
0
REG[01C5h] Keypad Interrupt Enable Register 1
Default = 00h
Read/Write
キーパッド
割り込み 15 の
イネーブル
キーパッド
割り込み 14 の
イネーブル
キーパッド
割り込み 13 の
イネーブル
キーパッド
割り込み 12 の
イネーブル
キーパッド
割り込み 11 の
イネーブル
キーパッド
割り込み 10 の
イネーブル
キーパッド
割り込み 9 の
イネーブル
キーパッド
割り込み 8 の
イネーブル
7
6
5
4
3
2
1
0
REG[01C6h] Keypad Interrupt Enable Register 2
Default = 00h
Read/Write
キーパッド
割り込み 23 の
イネーブル
キーパッド
割り込み 22 の
イネーブル
キーパッド
割り込み 21 の
イネーブル
キーパッド
割り込み 20 の
イネーブル
キーパッド
割り込み 19 の
イネーブル
キーパッド
割り込み 18 の
イネーブル
キーパッド
割り込み 17 の
イネーブル
キーパッド
割り込み 16 の
イネーブル
7
6
5
4
3
2
1
0
REG[01C7h] Keypad Interrupt Enable Register 3
Default = 00h
Read/Write
キーパッド
割り込み 24 の
イネーブル
n/a
7
REG[01C7h] bit 0
REG[01C6h] bits 7-0
REG[01C5h] bits 7-0
REG[01C4h] bits 7-0
198
6
5
4
3
2
1
0
キーパッド割り込み [24:0] のイネーブル
これらのビットは、キーパッド割り込み 24 ∼ 0 を制御するものであり、
REG[0A02h]のビット4でキーパッド割り込みが発生するかどうかを決定します。
各キーパッド割り込みは、196 ページの図 10-2「キーパッドインタフェースの
例」に示す特定の行列座標に関連付けられています。各割り込みのステータスは
REG[01D0h] ∼ REG[01D3h] で示され、各割り込みの極性は、REG[01C8h] ∼
REG[01CBh] を使用して変更できます。
このビットが 0 のとき、キーパッド割り込み X は無効です。
このビットが 1 のとき、キーパッド割り込み X は有効です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[01C8h] Keypad Input Polarity Register 0
Default = 00h
Read/Write
キーパッド入力
7 の極性選択
キーパッド入力
6 の極性選択
キーパッド入力
5 の極性選択
キーパッド入力
4 の極性選択
キーパッド入力
3 の極性選択
キーパッド入力
2 の極性選択
キーパッド入力
1 の極性選択
キーパッド入力
0 の極性選択
7
6
5
4
3
2
1
0
REG[01C9h] Keypad Input Polarity Register 1
Default = 00h
Read/Write
キーパッド入力
15 の極性選択
キーパッド入力
14 の極性選択
キーパッド入力
13 の極性選択
キーパッド入力
12 の極性選択
キーパッド入力
11 の極性選択
キーパッド入力
10 の極性選択
キーパッド入力
9 の極性選択
キーパッド入力
8 の極性選択
7
6
5
4
3
2
1
0
REG[01CAh] Keypad Input Polarity Register 2
Default = 00h
Read/Write
キーパッド入力
23 の極性選択
キーパッド入力
22 の極性選択
キーパッド入力
21 の極性選択
キーパッド入力
20 の極性選択
キーパッド入力
19 の極性選択
キーパッド入力
18 の極性選択
キーパッド入力
17 の極性選択
キーパッド入力
16 の極性選択
7
6
5
4
3
2
1
0
REG[01CBh] Keypad Input Polarity Register 3
Default = 00h
Read/Write
キーパッド入力
24 の極性選択
n/a
7
6
REG[01CBh] bit 0
REG[01CAh] bits 7-0
REG[01C9h] bits 7-0
REG[01C8h] bits 7-0
5
4
3
2
1
0
キーパッド入力 [24:0] の極性選択
これらのビットは、キーパッド入力 24 ∼ 0 の極性を指定します。各キーパッド
入力は、196 ページの図 10-2「キーパッドインタフェースの例」に示す特定の行
列座標に関連付けられています。
このビットが 0 のとき、キーパッド入力 X の極性は反転し、対応するキーパッ
ド割り込みが有効であれば、キーが解放されたときにその割り込みが発生しま
す。
このビットが 1 のとき、キーパッド入力 X の極性は正常となり、対応するキー
パッド割り込みが有効であれば、キーが押されたときにその割り込みが発生しま
す。
注
1. これらのビットは、キーパッドが無効（REG[01C0h] のビット 0 ＝ 0）のと
きにのみ変更するようにしてください。
2. キーパッド入力極性を 1 から 0 に変えるときには、REG[01D0h] ∼
REG[01D3h] の対応する割り込みステータスビットをクリアする前に 2 つの
キーパッドサンプリングクロックを発生させる必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
199
10. レジスタ
REG[01CCh] Keypad Filter Sampling Period Register 0
Default = 00h
Read/Write
キーパッドフィルタサンプリング周期ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[01CDh] Keypad Filter Sampling Period Register 1
Default = 00h
0
Read/Write
キーパッドフィルタサンプリング周期ビット 15 ∼ 8
7
6
5
4
3
2
1
REG[01CEh] Keypad Filter Sampling Period Register 2
Default = 00h
Read/Write
キーパッドフィルタサンプリング周期ビット 19 ∼ 16
n/a
7
6
REG[01CEh] bits 3-0
REG[01CDh] bits 7-0
REG[01CCh] bits 7-0
0
5
4
3
2
1
0
キーパッドフィルタサンプリング周期 [19:0]
キーパッドフィルタが有効のとき（REG[01C0h] のビット 1 ＝ 1）
、これらのビッ
トは、キーパッド入力グリッチフィルタのサンプリングクロック周期を指定しま
す。これらのビットの値は、キーパッド入力端子の各サンプル間のキーパッドク
ロック数を指定します。詳細なタイミングについては、「キーパッドインタ
フェースのタイミング」の項を参照してください。
キーパッドクロックは、
CLKI または OSCI から供給される入力クロック INCLK1
から得られます。キーパッドクロックは、キーパッドクロック分周選択ビット
（REG[01D4h] ∼ REG[01D5h]）を使用してさらに分周することができます。
キーパッドフィルタが有効のとき、これらのビットは、次式に従って設定する必
要があります。
最小キー押下時間
Minimum
Key Press Time
フィルタサンプリング同期＝
Filter sampling period = ---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------キーパッドクロック同期×
1 列当たりのクロック数×列の数
Keypad Clock
Period × number of clocks
per column × number of columns
ここで、
フィルタサンプリング周期は、
REG[01CCh]∼REG[01CEh]で定義されます。
最小キー押下時間は、検出可能な最短のキー押下時間です。
キーパッドクロック周期は、REG[01D4h] ∼ REG[01D5h] で定義されます。
1 列当たりのクロックの数は 4 です。
列の数は 5 です。
たとえば、以下の計算を使用して、キーパッドクロック周期 30µs（32.68KHz）に
おける最小キー押下 10ms を検出します。
フィルタサンプリング周期＝ 10000µs/（30µ × 4 × 5）
＝ 10000 / 600
＝ 16.667
＝ 16
200
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[01D0h] Keypad Interrupt Raw Status/Clear Register 0
Default = 00h
Read/Write
キーパッド
割り込み 7 の
そのままの値／
クリア
キーパッド
割り込み 6 の
そのままの値／
クリア
キーパッド
割り込み 5 の
そのままの値／
クリア
キーパッド
割り込み 4 の
そのままの値／
クリア
キーパッド
割り込み 3 の
そのままの値／
クリア
キーパッド
割り込み 2 の
そのままの値／
クリア
キーパッド
割り込み 1 の
そのままの値／
クリア
キーパッド
割り込み 0 の
そのままの値／
クリア
7
6
5
4
3
2
1
0
REG[01D1h] Keypad Interrupt Raw Status/Clear Register 1
Default = 00h
Read/Write
キーパッド
割り込み 15 の
そのままの値／
クリア
キーパッド
割り込み 14 の
そのままの値／
クリア
キーパッド
割り込み 13 の
そのままの値／
クリア
キーパッド
割り込み 12 の
そのままの値／
クリア
キーパッド
割り込み 11 の
そのままの値／
クリア
キーパッド
割り込み 10 の
そのままの値／
クリア
キーパッド
割り込み 9 の
そのままの値／
クリア
キーパッド
割り込み 8 の
そのままの値／
クリア
7
6
5
4
3
2
1
0
REG[01D2h] Keypad Interrupt Raw Status/Clear Register 2
Default = 00h
Read/Write
キーパッド
割り込み 23 の
そのままの値／
クリア
キーパッド
割り込み 22 の
そのままの値／
クリア
キーパッド
割り込み 21 の
そのままの値／
クリア
キーパッド
割り込み 20 の
そのままの値／
クリア
キーパッド
割り込み 19 の
そのままの値／
クリア
キーパッド
割り込み 18 の
そのままの値／
クリア
キーパッド
割り込み 17 の
そのままの値／
クリア
キーパッド
割り込み 16 の
そのままの値／
クリア
7
6
5
4
3
2
1
0
REG[01D3h] Keypad Interrupt Raw Status/Clear Register 3
Default = 00h
Read/Write
キーパッド
割り込み 24 の
そのままの値／
クリア
n/a
7
REG[01D3h] bits 7-0
REG[01D2h] bits 7-0
REG[01D1h] bits 7-0
REG[01D0h] bit 0
6
5
4
3
2
1
0
キーパッド割り込み [24:0] のそのままの値／クリア
読み出しの場合：
これらのビットは、対応するキーパッド割り込みが有効かどうかにかかわらず
（REG[01C4h] ∼ REG[01C7h]）
、対応するキーパッド割り込みのそのままの値を
示します。これらのビットは、196 ページの図 10-2「キーパッドインタフェース
の例」に示す特定の行列座標に関連付けられたキーパッド割り込みのステータス
を示します。これらのビットは、REG[01C4h] ∼ REG[01C7h] のキーパッド割り
込み [24:0] のイネーブルビットでマスクされません。
このビットが 0 のとき、キーパッド割り込み X は発生していません。
このビットが 1 のとき、キーパッド割り込み X が発生しており、キーパッド入
力 [24:0] の極性選択ビット（REG[01C8h] ∼ REG[01CBh]）の設定に応じて、対
応するキーが押されたか、あるいは解放されています。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込んでから 0 を書き込むと、割り込みステータスがクリア
されます。
注
キーパッドを有効にした後は、キーパッドホスト割り込みを有効にする前に
（REG[A08] のビット 4 ＝ 1）、すべての割り込み（REG[01C4h] ∼ REG[01C7h]）
をクリアする必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
201
10. レジスタ
REG[01D4h] Keypad Clock Configuration Register 0
Default = 00h
Read/Write
キーパッドクロック分周選択ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[01D5h] Keypad Clock Configuration Register 1
Default = 00h
Read/Write
キーパッドクロック分周選択ビット 11 ∼ -8
n/a
7
6
REG[01D5h] bits 3-0
REG[01D4h] bits 7-0
5
4
3
2
1
Read/Write
キーパッド GPI 機能のイネーブルビット 4 ∼ 0
n/a
bits 4-0
0
キーパッドクロック分周選択 [11:0]
これらのビットは、キーパッドクロックのクロック分周比を指定します。キー
パッドクロックは、CLKI または OSCI から供給される入力クロック INCLK1 か
ら得られます。詳細については、126 ページの 9.「クロック」を参照してくださ
い。キーパッドクロック分周比は、次式を使用して計算します。
キーパッドクロック分周比＝ 1:（REG[01D5h] のビット 3 ∼ 0, REG[01D4h]
のビット 7 ∼ 0）＋ 1
REG[01D6h] Keypad GPI Function Enable Register
Default = 00h
7
0
6
5
4
3
2
1
0
キーパッド GPI 機能のイネーブルビット [4:0]
キーパッドインタフェースの行の端子（KPR[4:0]）は、エッジトリガ割り込みの
生成が可能な汎用入力端子として設定することができます。これらのビットは、
対応する KPR[4:0] 端子ごとに GPI 機能を制御します。GPI 端子として設定する
と、関連付けられた各割り込みのステータスが REG[01D0h] のビット 4 ∼ 0 に
よって示され、また REG[01C8h] のビット 4 ∼ 0 を使用して各割り込みの極性を
制御することができます。フィルタ機能を有効にすると（REG[01C0h] のビット
1 ＝ 1）
、連続した 2 つのサンプル（REG[01CCh] ∼ REG[01CEh] のキーパッド
フィルタサンプリング周期ビットによって制御）が同じであるときにのみ割り込
みが生成されます。
このビットが 0 のとき、対応する KPR[4:0] 端子は、キーパッドインタフェース
のスキャン入力端子として機能します。
このビットが 1 のとき、対応する KPR[4:0] 端子は、エッジトリガ割り込みの生
成が可能な汎用入力として機能します。
注
ビット 0 が 1 の場合、キーパッド割り込み 5、10、15、20 が無効になります。
ビット 1 が 1 の場合、キーパッド割り込み 6、11、16、21 が無効になります。
ビット 2 が 1 の場合、キーパッド割り込み 7、12、17、22 が無効になります。
ビット 3 が 1 の場合、キーパッド割り込み 8、13、18、23 が無効になります。
ビット 4 が 1 の場合、キーパッド割り込み 9、14、19、24 が無効になります。
202
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.8
PWM レジスタ
REG[0200h] PWM Control Register
Default = 00h
PWM レートビット 2 ∼ 0
7
bits 7-5
6
Read/Write
PWM 出力極性
5
4
PWM ロジッククロック分周選択ビット 3 ∼ 0
3
2
1
0
PWM レートビット [2:0]
これらのビットは、勾配の計算で使用する M 値を決定します。これらのビット
は、デューティサイクルの上昇／下降の間にパルスサイクルのデューティサイク
ルが増大／減少するレート（M 値）を決定します。パルスサイクルのデューティ
サイクルの上昇／下降の間に、デューティサイクルは値（1/16 × N）だけ増大／
減少します。ここで N は、M パルスクロックサイクルごとに、対応する
PWM1/PWM2 の勾配ビット（REG[0203h] のビット 7 ∼ 4 または REG[0206h] の
ビット 7 ∼ 4 を参照）によって決まる値です。これらのビットは、勾配ビットが
0 に設定されているときには何も起きません。
REG[0200h] のビット 7 ∼ 5 ＝ M − 1
bit 4
PWV 出力極性
このビットは、PWM 回路が出力するデジタル値を基準とした PWM1/PWM2 出
力端子の極性を指定します。
このビットが 0 のとき、PWM 出力は正常です。つまり、PWM1/PWM2 の端子電
圧は、PWM 回路で論理 1 が駆動されるときは Low に駆動され、PWM 回路で論
理 0 が駆動されるときは High に駆動されます。
このビットが 1 のとき、PWM 出力は反転します。つまり、PWM1/PWM2 の端子
電圧は、PWM 回路で論理 1 が駆動されるときは High に駆動され、PWM 回路で
論理 0 が駆動されるときは Low に駆動されます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
203
10. レジスタ
bits 3-0
PWM ロジッククロック分周選択ビット [3:0]
これらのビットは、PWM ロジッククロックの生成に使用する分周比を指定しま
す。
このクロックを使用して PWM 回路を駆動しています。PWM ロジッククロッ
クは、SYSCLK によって供給される内部 PWM ソースクロック（PWMSRCCLK）
から得られ、PWMSRCCLK 分周選択ビット（REG[0034h] ∼ REG[0035h]）を使
用して設定されます。PWMSRCCLK の詳細については、126 ページの 9.「クロッ
ク」を参照してください。
表 10-27 PWM ロジッククロック分周の選択
REG[0200h] のビット 3 ∼ 0
0000
0001
0010
0011
0100
0101
0110
0111
1000
PWM ロジッククロック分周比
1:1
2:1
4:1
6:1
8:1
10:1
12:1
14:1
16:1
1001 ∼ 1111
Reserved（PWM ロジッククロックは停止）
注
ビット [3:0] を変更するときには、PWM1 と PWM2 の両方を無効にしてから、
再び有効にする必要があります。
204
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0201h] PWM1 Enable/On Register
Default = 00h
Read/Write
PWM1 のイネーブ
ル
7
PWM1 オンタイムビット 6 ∼ 0
6
5
4
3
2
1
0
bit 7
PWM1 のイネーブル
このビットは PWM1 出力を制御します。
このビットが 0 のとき、PWM1 出力は無効です（REG[0200h] のビット 4 で指定
される PWM 出力極性が適用される前にロジック 0 になります）。
このビットが 1 のとき、PWM1 出力は有効です。
bits 6-0
PWM1 オンタイムビット [6:0]
これらのビットは、128 クロックのパルスサイクルの開始を基準として PWM1
LED が「オン」になるポイントを指定します。0 の値は、128 クロックサイクル
の開始と同時に、LED がオンのシーケンスを開始することを示します。PWM の
使用に関する詳細については、536 ページの 19.「パルス幅変調（PWM）
」を参
照してください。
REG[0202h] PWM1 Off Register
Default = 00h
Read/Write
PWM1 オフタイムビット 6 ∼ 0
n/a
7
bits 6-0
6
5
4
3
2
1
0
PWM1 オフタイムビット [6:0]
これらのビットは、128 クロックのパルスサイクルの開始を基準として PWM1
LED が「オフ」になるポイントを指定します。この値は、REG[0201h] のビット
6 ∼ 0 で指定した PWM1 オン期間よりも大きくなければなりません。PWM の使
用に関する詳細については、536 ページの 19.「パルス幅変調（PWM）
」を参照
してください。
REG[0202h] のビット 6 ∼ 0 ＝ PWM1 オフ期間− 1
注
7Fh の値を指定した場合、PWM1 のデューティサイクル（REG[0203h] のビッ
ト 3 ∼ 0）の全期間にわたって LED はオンになります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
205
10. レジスタ
REG[0203h] PWM1 Control Register
Default = 00h
Read/Write
PWM1 勾配ビット 3 ∼ 0
7
6
5
PWM1 最大デューティサイクルビット 3 ∼ 0
4
3
2
1
0
bits 7-4
PWM1 勾配ビット [3:0]
128 パルスクロックで構成された各繰り返しサイクル内で、PWM1 出力は、完全
にオフ（0/16 デューティサイクル）から開始し、REG[0203h] のビット 3 ∼ 0 で
指定した最大デューティサイクルまで上昇し、その後、下降して完全オフの状態
に戻ります。上昇／下降の間にデューティサイクルが増減するレートは、
REG[0200h] のビット 7 ∼ 5 で決定され、増減ステップごとにデューティサイク
ルは（1/16 × N）だけ増減されます。ここで N は、これらのビットで表される
10 進値です。これらのビットが 0h に設定されている場合、デューティサイクル
は、完全オフから、PWM1 最大デューティサイクルビットで指定された最大
デューティサイクルまでただちに変化します。
bits 3-0
PWM1 最大デューティサイクルビット [3:0]
これらのビットは、PWM1 の「完全オン」のデューティサイクルを指定するも
のであり、パルスのピークにおいて LED が到達する最大輝度を決定します。Fh
の値は完全輝度（すなわち連続オン）を示します。0h の値は、LED が 1/16 の時
間だけオンであるということです。
注
PWM1 勾配（REG[0203h] のビット 7 ∼ 4）が 0 以外のときには、PWM1 デュー
ティサイクルを 1111（Fh）に設定しないでください。
REG[0204h] PWM2 Enable/On Register
Default = 00h
Read/Write
PWM2 のイネーブ
ル
7
PWM2 オンタイムビット 6 ∼ 0
6
5
4
3
2
1
0
bit 7
PWM2 のイネーブル
このビットは PWM2 出力を制御します。
このビットが 0 のとき、PWM2 出力は無効です（REG[0200h] のビット 4 で指定
される PWM 出力極性が適用される前にロジック 0 になります）。
このビットが 1 のとき、PWM2 出力は有効です。
bits 6-0
PWM2 オンタイムビット [6:0]
これらのビットは、128 クロックのパルスサイクルの開始を基準として PWM2
LED が「オン」になるポイントを指定します。0 の値は、128 クロックサイクル
の開始と同時に、LED がオンのシーケンスを開始することを示します。PWM の
使用に関する詳細については、536 ページの 19.「パルス幅変調（PWM）
」を参
照してください。
206
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0205h] PWM2 Off Register
Default = 00h
Read/Write
PWM2 オフタイムビット 6 ∼ 0
n/a
7
6
5
4
3
2
1
0
PWM2 オフタイムビット [6:0]
これらのビットは、128 クロックのパルスサイクルの開始を基準として PWM2
LED が「オフ」になるポイントを指定します。この値は、REG[0204h] のビット
6 ∼ 0 で指定した PWM2 オン期間よりも大きくなければなりません。PWM の使
用に関する詳細については、536 ページの 19.「パルス幅変調（PWM）
」を参照
してください。
REG[0205h] のビット 6 ∼ 0 ＝ PWM2 オフ期間− 1
bits 6-0
注
7Fh の値を指定した場合、PWM2 のデューティサイクル（REG[0206h] のビッ
ト 3 ∼ 0）の全期間にわたって LED はオンになります。
REG[0206h] PWM2 Control Register
Default = 00h
Read/Write
PWM2 勾配ビット 3 ∼ 0
7
6
5
PWM2 最大デューティサイクルビット 3 ∼ 0
4
3
2
1
0
bits 7-4
PWM2 勾配ビット [3:0]
128 パルスクロックで構成された各繰り返しサイクル内で、PWM2 出力は、完全
にオフ（0/16 デューティサイクル）から開始し、REG[0206h] のビット 3 ∼ 0 で
指定した最大デューティサイクルまで上昇し、その後、下降して完全オフの状態
に戻ります。上昇／下降の間にデューティサイクルが増減するレートは、
REG[0200h] のビット 7 ∼ 5 で決定され、増減ステップごとにデューティサイク
ルは（1/16 × N）だけ増減されます。ここで N は、これらのビットで表される
10 進値です。これらのビットが 0h に設定されている場合、デューティサイクル
は、完全オフから、PWM2 最大デューティサイクルビットで指定された最大
デューティサイクルまでただちに変化します。
bits 3-0
PWM2 最大デューティサイクルビット [3:0]
これらのビットは、PWM2 の「完全オン」のデューティサイクルを指定するも
のであり、パルスのピークにおいて LED が到達する最大輝度を決定します。Fh
の値は完全輝度（すなわち連続オン）を示します。0h の値は、LED が 1/16 の時
間だけオンであるということです。
注
PWM2 勾配（REG[0206h] のビット 7 ∼ 4）が 0 以外のときには、PWM2 デュー
ティサイクルを 1111(Fh) に設定しないでください。
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207
10. レジスタ
10.4.9
SDRAM リード／ライトバッファレジスタ
SDRAM バッファ0 と SDRAM バッファ1 は同時に機能するように設計されているので、一方のバッファ
が使用中に（SDRAM バッファ 0/1 開始ビット＝ 1）、もう一方のバッファを起動することもできます。2
番目のバッファは、最初のバッファの転送の完了を待ってから、次の転送を開始します。SDRAM バッ
ファのサイズは 128 バイトです。詳細については、530 ページの 18.「SDRAM リード／ライトバッファ」
を参照してください。
注
SPI や I2C など WAIT のないインタフェースを使用するときには、SDRAM リード／ライトバッファを
使用して SDRAM にアクセスする必要があります。
REG[0240h] SDRAM Buffer 0 Configuration Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
SDRAM バッファ
0 完了割り込みの
イネーブル
SDRAM バッファ
0 モード
1
0
bit 1
SDRAM バッファ 0 完了割り込みのイネーブル
このビットは、SDRAM バッファ 0 完了割り込みが割り込み要求を生成できるか
どうかを制御します（REG[0A06h] のビット 5 も参照）
。この割り込みのステータ
スは、SDRAM バッファ 0 完了ステータス／クリアビット（REG[0242h] のビッ
ト 3）で示されます。
このビットが 0 のとき、割り込みは無効です。
このビットが 1 のとき、割り込みは有効です。
bit 0
SDRAM バッファ 0 モード
このビットは、SDRAM に対する読み書きに SDRAM バッファ 0 を使用するかど
うかを選択します。
このビットが 0 のとき、ホストから SDRAM へのデータ書き込みに SDRAM バッ
ファ 0 を使用します。
このビットが 1 のとき、SDRAM からホストへのデータ読み込みに SDRAM バッ
ファ 0 を使用します。
注
SDRAMバッファ0モードがリードモードとライトモードの間で変化するとき、
リード／ライトバッファ FIFO がリセットされます。
208
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0242h] SDRAM Buffer 0 Control Register
Default = 00h
Read/Write
n/a
7
bit 3
6
5
4
SDRAM
バッファ 0
完了割り込み
ステータス／
クリア
SDRAM
バッファ 0 矩形
インクリメント
（WO）
SDRAM
バッファ 0 の
ロードアドレス
（WO）
SDRAM
バッファ 0 の
開始
3
2
1
0
SDRAM バッファ 0 完了割り込みステータス／クリア
このビットは、SDRAM バッファ 0 完了割り込みのステータスを示します。この
割り込みは、SDRAM バッファ 0 と SDRAM との間の転送が完了したときに発生
します。この割り込みは、SDRAM バッファ 0 完了割り込みのイネーブルビット
（REG[0240h] のビット 1）と SDRAM リード／ライトバッファ割り込みのイネー
ブルビット（REG[0A06h] のビット 5）が 1 に設定されると、割り込み要求を生
成することができます。
このビットが 0 のとき、SDRAM バッファ 0 完了割り込みは発生していません。
このビットが 1 のとき、SDRAM バッファ 0 完了割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 2
SDRAM バッファ 0 矩形インクリメント（書き込み専用）
このビットは、SDRAM バッファ 0 転送の完了時に SDRAM バッファ 0 のター
ゲットアドレス（REG[0248h] ∼ REG[024Bh]）に対して行われるアドレスインク
リメントのタイプを決定します。このビットは、SDRAM バッファ 0 開始ビット
（REG[0242h] のビット 0）の設定と同時に設定する必要があります。
このビットに 0 を書き込むと、リニアアドレスインクリメント方式が選択されま
す。
このビットに 1 を書き込むと、矩形アドレスインクリメント方式が選択されま
す。矩形インクリメント値は、SDRAM バッファ 0 矩形インクリメント値ビット
（REG[0260h] ∼ REG[0261h] を参照）で指定されます。
bit 1
SDRAM バッファ 0 のロードアドレス（書き込み専用）
このビットは、SDRAM バッファ 0 転送の開始前に SDRAM バッファ 0 のター
ゲットアドレス（REG[0248h] ∼ REG[024Bh]）をロードするかどうかを決定しま
す。このビットは、SDRAM バッファ 0 開始ビット（REG[0242h] のビット 0）の
設定と同時に設定する必要があります。
このビットに 0 を書き込むと、SDRAM バッファ 0 のターゲットアドレスは無視
され、SDRAM バッファ 0 転送は、内部ターゲットアドレスレジスタの現在値
（前の転送の最後に得られた値）を使用します。
このビットに 1 を書き込むと、SDRAM バッファ 0 転送の開始前に SDRAM バッ
ファ 0 のターゲットアドレス（REG[0248h] ∼ REG[024Bh]）がロードされます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
209
10. レジスタ
SDRAM バッファ 0 の開始
このビットは、SDRAM バッファ 0 と SDRAM との間の転送を開始します。転送
（SDRAM バッファ 0 から SDRAM または SDRAM から SDRAM バッファ 0 への
転送）のタイプは、SDRAM バッファ 0 モードビット（REG[0240h] のビット 0）
によって決まります。必要な場合は、このビットと同時に SDRAM バッファ 0 矩
形インクリメントビットと SDRAM バッファ0 ロードアドレスビットを設定する
必要があります。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、SDRAM バッファ 0 と SDRAM との間の転送が開
始されます。このビットは転送中には 1 を維持し、転送が完了すると 0 に戻りま
す。
bit 0
REG[0244h] SDRAM Buffer 0 Read Bytes Register
Default = 00h
Read/Write
SDRAM バッファ 0 リードバイトビット 7 ∼ 0
7
6
5
4
3
2
1
0
SDRAM バッファ 0 リードバイトビット [7:0]
これらのビットは、SDRAM バッファ 0 モードをリードモード用に設定したとき
に（REG[0240h] のビット＝ 1）、読み込むバイト数を指定します。最小値は 0 で、
最大値は 128 です。
bits 7-0
REG[0248h] SDRAM Buffer 0 Target Address Register 0
Default = 00h
Read/Write
SDRAM バッファ 0 のターゲットアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0249h] SDRAM Buffer 0 Target Address Register 1
Default = 00h
0
Read/Write
SDRAM バッファ 0 のターゲットアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[024Ah] SDRAM Buffer 0 Target Address Register 2
Default = 00h
0
Read/Write
SDRAM バッファ 0 のターゲットアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[024Bh] SDRAM Buffer 0 Target Address Register 3
Default = 00h
0
Read/Write
SDRAM バッファ 0 のターゲットアドレスビット 31 ∼ 24
7
REG[024Bh] bits 7-0
REG[024Ah] bits 7-0
REG[0249h] bits 7-0
REG[0248h] bits 7-0
210
6
5
4
3
2
1
0
SDRAM バッファ 0 のターゲットアドレスビット [31:0]
これらのビットは、
SDRAM バッファ0と SDRAM との間の転送のための、
SDRAM
のターゲットアドレスを指定します。これらのビットは、SDRAM バッファ 0 矩
形インクリメントビット（REG[0242h] のビット 2）の設定値に従って、リード
／ライト動作の最後（REG[0242h] のビット 0 が 0 に戻る）にオートインクリメ
ントされます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[024Ch] SDRAM Buffer 0 Data Port Register 0
Default = 00h
Read/Write
SDRAM バッファ 0 データポートビット 7 ∼ 0
7
6
5
4
3
2
1
REG[024Dh] SDRAM Buffer 0 Data Port Register 1
Default = 00h
0
Read/Write
SDRAM バッファ 0 データポートビット 15 ∼ 8
7
REG[024Dh] bits 7-0
REG[024Ch] bits 7-0
6
5
4
3
2
1
0
SDRAM バッファ 0 データポートビット [15:0]
これらのビットは、ホストが SDRAM バッファ 0 に対して読み書きするときの
データポートです。これらのレジスタは、REG[0300h] ∼ REG[037Fh] の範囲で
「エイリアス」が付けられています。たとえば、REG[0318h] への書き込みは、
REG[024Ch] への書き込みと同じです。この「エイリアス」アドレス範囲の目的
は、インクリメントアドレスを備えた、
「バースト」モードでのダイレクトホス
トインタフェースのためです。
ホストインタフェースが 16 ビットで、SDRAM バッファポートのバイトアクセ
スと 16 ビットワードアクセスの両方が必要な場合、16 ビットワードアクセスを
可能にするためには、その前に、偶数のバイトアクセスが必要となります。
注
SDRAM リードアクセス用に SPI を使用するときには、SDRAM バッファ 0 の
リードバイトビット（REG[0244h] のビット 7 ∼ 0）で指定されたバイト数をこ
のポートから割り込みなしで読み出す必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
211
10. レジスタ
REG[0250h] SDRAM Buffer 1 Configuration Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
SDRAM
バッファ 1 完了
割り込みの
イネーブル
SDRAM
バッファ 1
モード
1
0
bit 1
SDRAM バッファ 1 完了割り込みのイネーブル
このビットは、SDRAM バッファ 1 完了割り込みが割り込み要求を生成できるか
どうかを制御します（REG[0A06h] のビット 5 も参照）
。この割り込みのステータ
スは、SDRAM バッファ 1 完了ステータス／クリアビット（REG[0252h] のビッ
ト 3）で示されます。
このビットが 0 のとき、割り込みは無効です。
このビットが 1 のとき、割り込みは有効です。
bit 0
SDRAM バッファ 1 モード
このビットは、SDRAM に対する読み書きに SDRAM バッファ 1 を使用するかど
うかを選択します。
このビットが 1 のとき、ホストから SDRAM へのデータ書き込みに SDRAM バッ
ファ 1 を使用します。
このビットが 1 のとき、SDRAM からホストへのデータ読み込みに SDRAM バッ
ファ 1 を使用します。
注
SDRAMバッファ1モードがリードモードとライトモードの間で変化するとき、
リード／ライトバッファ FIFO がリセットされます。
212
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0252h] SDRAM Buffer 1 Control Register
Default = 00h
Read/Write
n/a
7
bit 3
6
5
4
SDRAM
バッファ 1 完了
割り込み
ステータス／
クリア
SDRAM
バッファ 1 矩形
インクリメント
（WO）
SDRAM
バッファ 1 の
ロードアドレス
（WO）
SDRAM
バッファ 1 の
開始
3
2
1
0
SDRAM バッファ 1 完了割り込みステータス／クリア
このビットは、SDRAM バッファ 1 完了割り込みのステータスを示します。この
割り込みは、SDRAM バッファ 1 と SDRAM との間の転送が完了したときに発生
します。この割り込みは、SDRAM バッファ 1 完了割り込みのイネーブルビット
（REG[0250h] のビット 1）と SDRAM リード／ライトバッファ割り込みのイネー
ブルビット（REG[0A06h] のビット 5）が 1 に設定されると、割り込み要求を生
成することができます。
このビットが 0 のとき、SDRAM バッファ 1 完了割り込みは発生していません。
このビットが 1 のとき、SDRAM バッファ 1 完了割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 2
SDRAM バッファ 1 矩形インクリメント（書き込み専用）
このビットは、SDRAM バッファ 1 転送の完了時に SDRAM バッファ 1 のター
ゲットアドレス（REG[0258h] ∼ REG[025Bh]）に対して行われるアドレスインク
リメントのタイプを決定します。このビットは、SDRAM バッファ 1 開始ビット
（REG[0252h] のビット 0）の設定と同時に設定する必要があります。
このビットに 0 を書き込むと、リニアアドレスインクリメント方式が選択されま
す。
このビットに 1 を書き込むと、矩形アドレスインクリメント方式が選択されま
す。矩形インクリメント値は、SDRAM バッファ 1 矩形インクリメント値ビット
（REG[0262h] ∼ REG[0263h] を参照）で指定されます。
bit 1
SDRAM バッファ 1 のロードアドレス（書き込み専用）
このビットは、SDRAM バッファ 1 転送の開始前に SDRAM バッファ 1 のター
ゲットアドレス（REG[0258h] ∼ REG[025Bh]）をロードするかどうかを決定しま
す。このビットは、SDRAM バッファ 1 開始ビット（REG[0252h] のビット 0）の
設定と同時に設定する必要があります。
このビットに 0 を書き込むと、SDRAM バッファ 1 のターゲットアドレスは無視
され、SDRAM バッファ 1 転送は、内部ターゲットアドレスレジスタの現在値
（前の転送の最後に得られた値）を使用します。
このビットに 1 を書き込むと、SDRAM バッファ 1 転送の開始前に SDRAM バッ
ファ 1 のターゲットアドレス（REG[0258h] ∼ REG[025Bh]）がロードされます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
213
10. レジスタ
SDRAM バッファ 1 の開始
このビットは、SDRAM バッファ 1 と SDRAM との間の転送を開始します。転送
（SDRAM バッファ 1 から SDRAM または SDRAM から SDRAM バッファ 1 への
転送）のタイプは、SDRAM バッファ 1 モードビット（REG[0250h] のビット 0）
によって決まります。必要な場合は、このビットと同時に SDRAM バッファ 1 矩
形インクリメントビットと SDRAM バッファ1 ロードアドレスビットを設定する
必要があります。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、SDRAM バッファ 1 と SDRAM との間の転送が開
始されます。このビットは転送中には 1 を維持し、転送が完了すると 0 に戻りま
す。
bit 0
REG[0254h] SDRAM Buffer 1 Read Bytes Register
Default = 00h
Read/Write
SDRAM バッファ 1 リードバイトビット 7 ∼ 0
7
6
5
4
3
2
1
0
SDRAM バッファ 1 リードバイトビット [7:0]
これらのビットは、SDRAM バッファ 1 モードをリードモード用に設定したとき
に（REG[0250h] のビット＝ 1）、読み込むバイト数を指定します。最小値は 0 で、
最大値は 128 です。
bits 7-0
REG[0258h] SDRAM Buffer 1 Target Address Register 0
Default = 00h
Read/Write
SDRAM バッファ 1 のターゲットアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0259h] SDRAM Buffer 1 Target Address Register 1
Default = 00h
0
Read/Write
SDRAM バッファ 1 のターゲットアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[025Ah] SDRAM Buffer 1 Target Address Register 2
Default = 00h
0
Read/Write
SDRAM バッファ 1 のターゲットアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[025Bh] SDRAM Buffer 1 Target Address Register 3
Default = 00h
0
Read/Write
SDRAM バッファ 1 のターゲットアドレスビット 31 ∼ 24
7
REG[025Bh] bits 7-0
REG[025Ah] bits 7-0
REG[0259h] bits 7-0
REG[0258h] bits 7-0
214
6
5
4
3
2
1
0
SDRAM バッファ 1 のターゲットアドレスビット [31:0]
これらのビットは、
SDRAM バッファ1と SDRAM との間の転送のための、
SDRAM
のターゲットアドレスを指定します。これらのビットは、SDRAM バッファ 1 矩
形インクリメントビット（REG[0252h] のビット 2）の設定値に従って、リード
／ライト動作の最後（REG[0252h] のビット 1 が 0 に戻る）にオートインクリメ
ントされます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[025Ch] SDRAM Buffer 1 Data Port Register 0
Default = 00h
Read/Write
SDRAM バッファ 1 データポートビット 7 ∼ 0
7
6
5
4
3
2
1
REG[025Dh] SDRAM Buffer 1 Data Port Register 1
Default = 00h
0
Read/Write
SDRAM バッファ 1 データポートビット 15 ∼ 8
7
6
REG[025Dh] bits 7-0
REG[025Ch] bits 7-0
5
4
3
2
1
0
SDRAM バッファ 1 データポートビット [15:0]
これらのビットは、ホストが SDRAM バッファ 1 に対して読み書きするときの
データポートです。これらのレジスタは、REG[0380h] ∼ REG[03FFh] の範囲で
「エイリアス」が付けられています。たとえば、REG[0398h] への書き込みは、
REG[025Ch] への書き込みと同じです。この「エイリアス」アドレス範囲の目的
は、インクリメントアドレスを備えた、
「バースト」モードでのダイレクトホス
トインタフェースのためです。
ホストインタフェースが 16 ビットで、SDRAM バッファポートのバイトアクセ
スと 16 ビットワードアクセスの両方が必要な場合、16 ビットワードアクセスを
可能にするためには、その前に、偶数のバイトアクセスが必要となります。
注
SDRAM リードアクセス用に SPI を使用するときには、
SDRAM バッファ1 リー
ドバイトビット（REG[0254h] のビット 7 ∼ 0）で指定されたバイト数をこの
ポートから割り込みなしで読み出す必要があります。
REG[0260h] SDRAM Buffer 0 Rectangular Increment Register 0
Default = 00h
Read/Write
SDRAM バッファ 0 矩形インクリメント値ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0261h] SDRAM Buffer 0 Rectangular Increment Register 1
Default = 00h
REG[0261h] bits 4-0
REG[0260h] bits 7-0
6
Read/Write
SDRAM バッファ 0 矩形インクリメント値ビット 12 ∼ 8
n/a
7
0
5
4
3
2
1
0
SDRAM バッファ 0 矩形インクリメント値ビット [12:0]
SDRAM バッファ 0 矩形インクリメントビットを 1 に設定すると（REG[0242h]
のビット 2 ＝ 1）、
これらのビットは、SDRAM バッファ0 転送の完了時に SDRAM
バッファ 0 のターゲットアドレス（REG[0248h] ∼ REG[024Bh]）に追加される値
を指定します。この方法は、ホストと SDRAM との間で矩形のイメージリード／
ライトを行う場合に使用します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
215
10. レジスタ
REG[0262h] SDRAM Buffer 1 Rectangular Increment Register 0
Default = 00h
Read/Write
SDRAM バッファ 1 矩形インクリメント値ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0263h] SDRAM Buffer 1 Rectangular Increment Register 1
Default = 00h
6
REG[0263h] bits 4-0
REG[0262h] bits 7-0
Read/Write
SDRAM バッファ 1 矩形インクリメント値ビット 12 ∼ 8
n/a
7
0
5
4
3
2
1
0
SDRAM バッファ 1 矩形インクリメント値ビット [12:0]
SDRAM バッファ 1 矩形インクリメントビットを 1 に設定すると（REG[0252h]
のビット 2 ＝ 1）、
これらのビットは、SDRAM バッファ1 転送の完了時に SDRAM
バッファ 1 のターゲットアドレス（REG[0258h] ∼ REG[025Bh]）に追加される値
を指定します。この方法は、ホストと SDRAM との間で矩形のイメージリード／
ライトを行う場合に使用します。
REG[0264h] SDRAM Read/Write Buffer Internal Address Register 0
Default = 00h
Read Only
SDRAM リード／ライトバッファ内部アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0265h] SDRAM Read/Write Buffer Internal Address Register 1
Default = 00h
0
Read Only
SDRAM リード／ライトバッファ内部アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[0266h] SDRAM Read/Write Buffer Internal Address Register 2
Default = 00h
0
Read Only
SDRAM リード／ライトバッファ内部アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0267h] SDRAM Read/Write Buffer Internal Address Register 3
Default = 00h
0
Read Only
SDRAM リード／ライトバッファ内部アドレスビット 31 ∼ 24
7
REG[0267h] bits 7-0
REG[0266h] bits 7-0
REG[0265h] bits 7-0
REG[0264h] bits 7-0
6
5
4
3
2
1
0
SDRAM リード／ライトバッファ内部アドレスビット [31:0]（読み出し専用）
これらのビットは、SDRAM リード／ライトバッファの内部メモリポインタを指
定します。
注
これらのビットは、SDRAM バッファの各転送の最後に更新されます。
216
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0300h] ~ REG[037Eh] (Even Addresses) Aliased SDRAM Buffer 0 Data Port Register 0
Default = 00h
Read/Write
エイリアス SDRAM バッファ 0 データポートビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0301h] ~ REG[037Fh] (Odd Addresses) Aliased SDRAM Buffer 0 Data Port Register 1
Default = 00h
0
Read/Write
エイリアス SDRAM バッファ 0 データポートビット 15 ∼ 8
7
REG[0300h] bits 7-0
∼
REG[037Fh] bits 7-0
6
5
4
3
2
1
0
エイリアス SDRAM バッファ 0 データポートビット [15:0]
これらは、SDRAM バッファ 0 データポート（REG[024Ch] ∼ REG[024Dh]）の
「エイリアス」レジスタです。REG[0300h]、REG[0302h]、REG[0304h]、REG[0306h]
などへの書き込みは、REG[024Ch] への書き込みと同じです。 REG[0301h]、
REG[0303h]、REG[0304h]、REG[0305h] などへの書き込みは、REG[024Dh] への
書き込みと同じです。この「エイリアス」アドレス範囲の目的は、インクリメン
トアドレスを備えた、
「バースト」モードでのダイレクトホストインタフェース
のためです。
ホストインタフェースが 16 ビットで、SDRAM バッファポートのバイトアクセ
スと 16 ビットワードアクセスの両方が必要な場合、16 ビットワードアクセスを
可能にするためには、その前に、偶数のバイトアクセスが必要となります。
注
SPI ホストインタフェースを選択しているときには、これらのレジスタを使用
しないようにしてください（26 ページの表 5-12「ホストインタフェース構成
の一覧」を参照）。SDRAM バッファ 0 のアクセスの場合、REG[024Ch] ∼
REG[024Dh] において SDRAM バッファ 0 データポートを使用してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
217
10. レジスタ
REG[0380h] ~ REG[03FEh] (Even Addresses) Aliased SDRAM Buffer 1 Data Port Register 0
Default = 00h
Read/Write
エイリアス SDRAM バッファ 1 データポートビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0381h] ~ REG[03FFh] (Odd Addresses) Aliased SDRAM Buffer 1 Data Port Register 1
Default = 00h
0
Read/Write
エイリアス SDRAM バッファ 1 データポートビット 15 ∼ 8
7
REG[0380h] bits 7-0
∼
REG[03FFh] bits 7-0
6
5
4
3
2
1
0
エイリアス SDRAM バッファ 1 データポートビット [15:0]
これらは、SDRAM バッファ 1 データポート（REG[025Ch] ∼ REG[025Dh]）の
「エイリアス」レジスタです。REG[0380h]、REG[0382h]、REG[0384h]、REG[0386h]
などへの書き込みは、REG[025Ch] への書き込みと同じです。 REG[0381h]、
REG[0383h]、REG[0384h]、REG[0385] などへの書き込みは、REG[025Dh] への書
き込みと同じです。この「エイリアス」アドレス範囲の目的は、インクリメント
アドレスを備えた、「バースト」モードでのダイレクトホストインタフェースの
ためです。
ホストインタフェースが 16 ビットで、SDRAM バッファポートのバイトアクセ
スと 16 ビットワードアクセスの両方が必要な場合、16 ビットワードアクセスを
可能にするためには、その前に、偶数のバイトアクセスが必要となります。
注
SPI ホストインタフェースを選択しているときには、これらのレジスタを使用
しないようにしてください（表 5-12「ホストインタフェース構成の一覧」を参
照）
。SDRAM バッファ 1 のアクセスの場合、REG[025Ch] ∼ REG[025Dh] にお
いて SDRAM バッファ 1 データポートを使用してください。
218
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.10 ワープロジック設定レジスタ
ワープモジュールなど、ディスプレイサブシステムの詳細な説明については、470 ページの 13.「表示サ
ブシステム」を参照してください。
REG[0400h] Warp Logic Configuration Register
Default = 00h
ワープロジック
ソフトウェア
リセット（WO）
ワープロジック
フレームダブル
バッファ
制御ソース
輝度双線形の
イネーブル
7
6
5
Read/Write
ワープロジック
双線形のイネー
ブル
ワープロジック
入力／出力
画素データ
フォーマット
Reserved
輝度効果の
イネーブル
ワープロジック
効果のイネーブ
ル
4
3
2
1
0
bit 7
ワープロジックソフトウェアリセット（書き込み専用）
このビットは、ワープロジックのソフトウェアリセットを実行します。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、ワープロジックのソフトウェアリセットを開始し
ます。
bit 6
ワープロジックフレームダブルバッファ制御ソース
このビットは、ワープロジック用にフレームダブルバッファを制御する方法を決
定します。
このビットが 0 のとき、フレームダブルバッファはソフトウェアを介して手動で
制御されます（REG[0408h] および REG[040Ah] を参照）
。
このビットが 1 のとき、フレームダブルバッファはハードウェアを介して制御さ
れ、REG[09DCh] のビット 6 ∼ 4 を使用して選択可能です。
bit 5
輝度双線形のイネーブル
このビットは、輝度効果を有効にしたときに（REG[0400h] のビット 1 ＝ 1）
、双
線形ブレンディングを使用するかどうかを決定します。
このビットが 0 のとき、輝度効果は双線形ではありません。
このビットが 1 のとき、輝度効果は隣接する画素の双線形ブレンディングを使用
します。
bit 4
ワープロジック双線形のイネーブル
このビットは、ワープロジック効果を有効にしたときに（REG[0400h] のビット
0 ＝ 1）、双線形ブレンディングを使用するかどうかを決定します。
このビットが 0 のとき、ワープロジック効果は双線形ではありません。
このビットが 1 のとき、ワープロジック効果は隣接する画素の双線形ブレンディ
ングを使用します。
bit 3
ワープロジック入力／出力画素データフォーマット
このビットは、ワープロジックへの画像データ入力とワープロジックからの画像
データ出力の RGB データピクセルフォーマットを選択します。
このビットが 0 のとき、データピクセルフォーマットは 16bpp です（RGB5:6:5）。
このビットが 1 のとき、データピクセルフォーマットは 8bpp です（RGB3:3:2）。
bit 2
Reserved
このビットは 0 に設定する必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
219
10. レジスタ
bit 1
輝度効果のイネーブル
ワープロジック効果を有効にすると（REG[0400h] のビット 0 ＝ 1）、このビット
は輝度効果を制御します。
このビットが 0 のとき、輝度効果は無効です。
このビットが 1 のとき、輝度効果は有効です。
bit 0
ワープロジック効果のイネーブル
このビットはワープロジック効果を制御します。ワープロジックの詳細につい
ては、488 ページの 13.2.3「ワープエンジン」を参照してください。
このビットが 0 のとき、ワープロジック効果は無効です。
このビットが 1 のとき、ワープロジック効果は有効です。
REG[0402h] Warp Logic Event Flag Register
Default = 00h
n/a
7
bit 5
6
Read Only
リード輝度
テーブルエンド
イベントフラグ
リード
オフセット
テーブルエンド
イベントフラグ
Reserved
ワープロジック
フレームエンド
イベントフラグ
5
4
3
2
n/a
1
0
リード輝度テーブルエンドイベントフラグ（読み出し専用）
このビットは、ワープロジック輝度テーブル（REG[0454h] ∼ REG[0457h]）の最
後を読み出したかどうかを示します。このフラグは、リード輝度テーブルエンド
イベントのイネーブルビット
（REG[0404h] のビット 5）によってマスクされます。
このビットが 0 のとき、輝度テーブルの最後を読み出していません。
このビットが 1 のとき、輝度テーブルの最後を読み出しています。
このフラグをクリアするには、REG[0406h] のビット 5 に 1 を書き込みます。
bit 4
リードオフセットテーブルエンドイベントフラグ（読み出し専用）
このビットは、ワープロジックオフセットテーブル（REG[0444h] ∼ REG[0447h]）
の最後を読み出したかどうかを示します。このフラグは、リードオフセットテー
ブルエンドイベントのイネーブルビット（REG[0404h] のビット 4）によってマ
スクされます。
このビットが 0 のとき、輝度テーブルの最後を読み出していません。
このビットが 1 のとき、輝度テーブルの最後を読み出しています。
このフラグをクリアするには、REG[0406h] のビット 4 に 1 を書き込みます。
bit 3
Reserved
このビットのデフォルト値は 0 です。
bit 2
ワープロジックフレームエンドイベントフラグ（読み出し専用）
このビットは、ワープロジックがフレームを処理したかどうかを示します（フ
レームが完全に書き込まれたときは除く）。このフラグは、ワープロジックフ
レームエンドイベントのイネーブルビット（REG[0404h] のビット 2）によって
マスクされます。
このビットが 0 のとき、ワープロジックフレームの最後は処理されていません。
このビットが 1 のとき、ワープロジックフレームの最後は処理されています。
このフラグをクリアするには、REG[0406h] のビット 2 に 1 を書き込みます。
220
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0404h] Warp Logic Event Enable Register
Default = 00h
n/a
7
6
Read/Write
リード輝度
テーブルエンド
イベントの
イネーブル
リード
オフセット
テーブルエンド
イベントの
イネーブル
Reserved
ワープロジック
フレームエンド
イベントの
イネーブル
5
4
3
2
n/a
1
0
bit 5
リード輝度テーブルエンドイベントのイネーブル
このビットは、リード輝度テーブルエンドイベントを制御します。イベントのス
テータスは、リード輝度テーブルエンドイベントフラグ（REG[0402h] のビット
5）によって示されます。
このビットが 0 のとき、リード輝度テーブルエンドイベントは無効です。
このビットが 1 のとき、リード輝度テーブルエンドイベントは有効です。
bit 4
リードオフセットテーブルエンドイベントのイネーブル
このビットは、リードオフセットテーブルエンドイベントを制御します。イベン
トのステータスは、リードオフセットテーブルエンドイベントフラグ
（REG[0402h] のビット 4）によって示されます。
このビットが 0 のとき、リードオフセットテーブルエンドイベントは無効です。
このビットが 1 のとき、リードオフセットテーブルエンドイベントは有効です。
bit 3
Reserved
このビットのデフォルト値は 0 です。
bit 2
ワープロジックフレームエンドイベントのイネーブル
このビットは、ワープロジックフレームエンドイベントを制御します。イベント
のステータスは、ワープロジックフレームエンドイベントフラグ（REG[0402h]
のビット 2）によって示されます。
このビットが 0 のとき、ワープロジックフレームエンドイベントは無効です。
このビットが 1 のとき、ワープロジックフレームエンドイベントは有効です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
221
10. レジスタ
REG[0406h] Warp Logic Event Clear Register
Default = 00h
n/a
7
6
Write Only
リード輝度
テーブルエンド
イベントの
クリア
リード
オフセット
テーブルエンド
イベントの
クリア
Reserved
ワープロジック
フレームエンド
イベントの
クリア
5
4
3
2
n/a
1
0
bit 5
リード輝度テーブルエンドイベントのクリア（書き込み専用）
このビットは、リード輝度テーブルエンドイベントフラグ（REG[0402h] のビッ
ト 5）をクリアします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、リード輝度テーブルエンドイベントフラグがクリ
アされます。
bit 4
リードオフセットテーブルエンドイベントのクリア（書き込み専用）
このビットは、リードオフセットテーブルエンドイベントフラグ（REG[0402h]
のビット 4）をクリアします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、リードオフセットテーブルエンドイベントフラグ
がクリアされます。
bit 3
Reserved
このビットのデフォルト値は 0 です。
bit 2
ワープロジックフレームエンドイベントクリア（書き込み専用）
このビットは、ワープロジックフレームエンドイベントフラグ（REG[0402h] の
ビット 2）をクリアします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、ワープロジックフレームエンドイベントフラグが
クリアされます。
222
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0408h] Warp Logic Frame Status Register
Default = 00h
n/a
7
6
5
4
Read Only
ワープロジック
使用中
ワープロジック
カレント
フレーム
バッファ
ワープロジック
フレーム
バッファ 1
レディ
ステータス
3
2
1
ワープロジック
フレーム
バッファ 0
レディ
ステータス
0
bit 3
ワープロジック使用中（読み出し専用）
このビットは、ワープロジックがフレーム処理に使用中であるかどうかを示しま
す。
このビットが 0 のとき、ワープロジックは空き状態です（使用中でない）
。
このビットが 1 のとき、ワープロジックはフレーム処理に使用中です。
bit 2
ワープロジックカレントフレームバッファ（読み出し専用）
このビットは、ワープロジックが現在読み出している（すなわち処理している）
フレームバッファ（0 または 1）を示します。
このビットが 0 のとき、カレントバッファはワープロジックフレームバッファ 0
です。
このビットが 1 のとき、カレントバッファはワープロジックフレームバッファ 1
です。
bit 1
ワープロジックフレームバッファ 1 レディステータス（読み出し専用）
このビットは、ワープロジックフレームバッファ 1 のレディステータスを示しま
す。フレームバッファは、有効なフレーム画像データが含まれているときにレ
ディとなります。
このビットが 0 のとき、ワープロジックフレームバッファ 1 はレディではありま
せん。
このビットが 1 のとき、ワープロジックフレームバッファ 1 はレディです。
bit 0
ワープロジックフレームバッファ 0 レディステータス（読み出し専用）
このビットは、ワープロジックフレームバッファ 0 のレディステータスを示しま
す。フレームバッファは、有効なフレーム画像データが含まれているときにレ
ディとなります。
このビットが 0 のとき、ワープロジックフレームバッファ 0 はレディではありま
せん。
このビットが 1 のとき、ワープロジックフレームバッファ 0 はレディです。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
223
10. レジスタ
REG[040Ah] Warp Logic Frame Ready Set Register
Default = 00h
Write Only
n/a
7
6
5
4
3
2
ワープロジック
フレーム
バッファ 1 設定
レディ
ワープロジック
フレーム
バッファ 0 設定
レディ
1
0
bit 1
ワープロジックフレームバッファ 1 設定レディ（書き込み専用）
このビットは、ワープロジックダブルバッファがソフトウェア制御用に設定され
ている（REG[0400h] のビット 6 ＝ 0）ときにのみ効果があります。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、ワープロジックフレームバッファ 1
の入力画像データをワープロジックで読み出せるようになります。いったんこ
のビットに 1 を設定すると、ワープロジックのハードウェアによってリセットさ
れるまで 1 のままです。
bit 0
ワープロジックフレームバッファ 0 設定レディ（書き込み専用）
このビットは、ワープロジックダブルバッファがソフトウェア制御用に設定され
ている（REG[0400h] のビット 6 ＝ 0）ときにのみ効果があります。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、ワープロジックフレームバッファ 0
の入力画像データをワープロジックで読み出せるようになります。いったんこ
のビットに 1 を設定すると、ワープロジックのハードウェアによってリセットさ
れるまで 1 のままです。
224
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0410h] Warp Logic Input Width Register 0
Default = 00h
Read/Write
ワープロジック入力幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0411h] Warp Logic Input Width Register 1
Default = 00h
0
Read/Write
ワープロジック入力幅ビット 15 ∼ 8
7
6
REG[0411h] bits 7-0
REG[0410h] bits 7-0
5
4
3
2
1
0
ワープロジック入力幅ビット [15:0]
これらのビットは、ワープロジックへの画像データ入力の幅（ピクセル）を指定
します。
REG[0412h] Warp Logic Input Height Register 0
Default = 00h
Read/Write
ワープロジック画像高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0413h] Warp Logic Input Height Register 1
Default = 00h
0
Read/Write
ワープロジック入力高さビット 15 ∼ 8
7
REG[0413h] bits 7-0
REG[0412h] bits 7-0
6
5
4
3
2
1
0
ワープロジック入力高さビット [15:0]
これらのビットは、ワープロジックへの画像データ入力の高さ（ピクセル）を指
定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
225
10. レジスタ
REG[0414h] Warp Logic Output Width Register 0
Default = 00h
Read/Write
ワープロジック出力幅ビット 7 ∼ 0（ビット 0 は読み出し専用＝ 0）
7
6
5
4
3
2
1
REG[0415h] Warp Logic Output Width Register 1
Default = 00h
Read/Write
ワープロジック出力幅ビット 10 ∼ 8
n/a
7
6
REG[0415h] bits 2-0
REG[0414h] bits 7-0
5
0
4
3
2
1
0
ワープロジック出力幅ビット [10:0]
これらのビットは、ワープロジックによる画像データ出力の幅（ピクセル）を指
定します。REG[0414h] のビット 0 は読み出し専用で、常に 0 を返します（この
ビットに書き込んでも何も起きません）
。
注
これらのビットは、ワープロジックの出力幅がオフセット水平ブロックサイズ
（REG[0440h] のビット 2 ∼ 0 を参照）と輝度水平ブロックサイズ（REG[0450h]
のビット 2 ∼ 0 を参照）の倍数になるように設定する必要があります。
REG[0416h] Warp Logic Output Height Register 0
Default = 00h
Read/Write
ワープロジック出力高さビット 7 ∼ 0（ビット 0 は読み出し専用＝ 0）
7
6
5
4
3
2
1
REG[0417h] Warp Logic Output Height Register 1
Default = 00h
Read/Write
ワープロジック出力高さビット 10 ∼ 8
n/a
7
REG[0417h] bits 2-0
REG[0416h] bits 7-0
6
5
0
4
3
2
1
0
ワープロジック出力高さビット [10:0]
これらのビットは、ワープロジックによる画像データ出力の高さ（ピクセル）を
指定します。REG[0416h] のビット 0 は読み出し専用で、常に 0 を返します
（このビットに書き込んでも何も起きません）。
注
これらのビットは、ワープロジックの出力高さがオフセット垂直ブロックサイ
ズ
（REG[0440h] のビット 6 ∼ 4 を参照）と輝度水平ブロックサイズ（REG[0450h]
のビット 6 ∼ 4 を参照）の倍数になるように設定する必要があります。
226
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0420h] Warp Logic Frame Buffer 0 Start Address Register 0
Default = 00h
Read/Write
ワープロジックフレームバッファ 0 の開始アドレスビット 7 ∼ 0（ビット 2 ∼ 0 は読み出し専用＝ 000）
7
6
5
4
3
2
1
REG[0421h] Warp Logic Frame Buffer 0 Start Address Register 1
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 0 の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[0422h] Warp Logic Frame Buffer 0 Start Address Register 2
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 0 の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0423h] Warp Logic Frame Buffer 0 Start Address Register 3
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 0 の開始アドレスビット 31 ∼ 24
7
REG[0423h] bits 7-0
REG[0422h] bits 7-0
REG[0421h] bits 7-0
REG[0420h] bits 7-0
6
5
4
3
2
1
0
ワープロジックフレームバッファ 0 の開始アドレスビット [31:0]
これらのビットは、ワープロジックフレームバッファ 0 のメモリ開始アドレスを
指定します。このバッファはワープロジックに対する入力画像データ用に使用さ
れます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切りとなる
ように設定しなければなりません。REG[0420h] のビット 2 ∼ 0 は読み出し専用
で、常に 000 を返します（これらのビットに書き込んでも何も起きません）
。
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（Rev. 1.7）
EPSON
227
10. レジスタ
REG[0424h] Warp Logic Frame Buffer 1 Start Address Register 0
Default = 00h
Read/Write
ワープロジックフレームバッファ 1 の開始アドレスビット 7 ∼ 0（ビット 2 ∼ 0 は読み出し専用＝ 000）
7
6
5
4
3
2
1
REG[0425h] Warp Logic Frame Buffer 1 Start Address Register 1
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 1 の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[0426h] Warp Logic Frame Buffer 1 Start Address Register 2
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 1 の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0427h] Warp Logic Frame Buffer 1 Start Address Register 3
Default = 00h
0
Read/Write
ワープロジックフレームバッファ 1 の開始アドレスビット 31 ∼ 24
7
6
REG[0427h] bits 7-0
REG[0426h] bits 7-0
REG[0425h] bits 7-0
REG[0424h] bits 7-0
5
4
3
2
1
0
ワープロジックフレームバッファ 1 の開始アドレスビット [31:0]
これらのビットは、ワープロジックフレームバッファ 1 のメモリ開始アドレスを
指定します。このバッファはワープロジックに対する入力画像データ用に使用さ
れます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切りとなる
ように設定しなければなりません。REG[0424h] のビット 2 ∼ 0 は読み出し専用
で、常に 000 を返します（これらのビットに書き込んでも何も起きません）
。
REG[0430h] Warp Logic Background Color Blue Register
Default = 00h
Read/Write
ワープロジック背景色青色ビット 7 ∼ 0（ビット 2 ∼ 0 は RO）
7
bits 7-0
6
5
4
3
2
1
0
ワープロジック背景色青色ビット [7:0]
これらのビットは、ワープロジック背景色の青色成分を指定します。このレジス
タのビット 2 ∼ 0 は読み出し専用であり、常に 000 を返します。背景色レジスタ
（REG[0430h] ∼ REG[0432h]）は、背景色を RGB 8:8:8 と指定しますが、実際に
は各色バイトの最上位ビットのみが使用されます。
ワープロジック入力／出力データピクセルフォーマットが
RGB 5:6:5（REG[0400h] のビット 3 ＝ 0）の場合
REG[0432h] のビット 7 ∼ 3 ＝赤色
REG[0431h] のビット 7 ∼ 2 ＝緑色
REG[0430h] のビット 7 ∼ 3 ＝青色
ワープロジック入力／出力データピクセルフォーマットが
RGB 3:3:2（REG[0400h] のビット 3 ＝ 1）の場合
REG[0432h] のビット 7 ∼ 5 ＝赤色
REG[0431h] のビット 7 ∼ 5 ＝緑色
REG[0430h] のビット 7 ∼ 6 ＝青色
228
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0431h] Warp Logic Background Color Green Register
Default = 00h
Read/Write
ワープロジック背景色緑色ビット 7 ∼ 0（ビット 1 ∼ 0 は RO）
7
6
5
4
3
2
1
0
ワープロジック背景色緑色ビット [7:0]
これらのビットは、ワープロジック背景色の緑色成分を指定します。このレジス
タのビット 1 ∼ 0 は読み出し専用であり、常に 00 を返します。背景色レジスタ
（REG[0430h] ∼ REG[0432h]）は、背景色を RGB 8:8:8 と指定しますが、実際に
は各色バイトの最上位ビットのみが使用されます。
bits 7-0
ワープロジック入力／出力データピクセルフォーマットが
RGB 5:6:5（REG[0400h] のビット 3 ＝ 0）の場合
REG[0432h] のビット 7 ∼ 3 ＝赤色
REG[0431h] のビット 7 ∼ 2 ＝緑色
REG[0430h] のビット 7 ∼ 3 ＝青色
ワープロジック入力／出力データピクセルフォーマットが
RGB 3:3:2（REG[0400h] のビット 3 ＝ 1）の場合
REG[0432h] のビット 7 ∼ 5 ＝赤色
REG[0431h] のビット 7 ∼ 5 ＝緑色
REG[0430h] のビット 7 ∼ 6 ＝青色
REG[0432h] Warp Logic Background Color Red Register
Default = 00h
Read/Write
ワープロジック背景色赤色ビット 7 ∼ 0（ビット 2 ∼ 0 は RO）
7
bits 7-0
6
5
4
3
2
1
0
ワープロジック背景色赤色ビット [7:0]
これらのビットは、ワープロジック背景色の赤色成分を指定します。このレジス
タのビット 2 ∼ 0 は読み出し専用であり、常に 000 を返します。背景色レジスタ
（REG[0430h] ∼ REG[0432h]）は、背景色を RGB 8:8:8 と指定しますが、実際に
は各色バイトの最上位ビットのみが使用されます。
ワープロジック入力／出力データピクセルフォーマットが
RGB 5:6:5（REG[0400h] のビット 3 ＝ 0）の場合
REG[0432h] のビット 7 ∼ 3 ＝赤色
REG[0431h] のビット 7 ∼ 2 ＝緑色
REG[0430h] のビット 7 ∼ 3 ＝青色
ワープロジック入力／出力データピクセルフォーマットが
RGB 3:3:2（REG[0400h] のビット 3 ＝ 1）の場合
REG[0432h] のビット 7 ∼ 5 ＝赤色
REG[0431h] のビット 7 ∼ 5 ＝緑色
REG[0430h] のビット 7 ∼ 6 ＝青色
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（Rev. 1.7）
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229
10. レジスタ
REG[0434h] Warp Logic Input X Offset Register 0
Default = 00h
Read/Write
ワープロジック入力 X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0435h] Warp Logic Input X Offset Register 1
Default = 00h
0
Read/Write
ワープロジック入力 X オフセットビット 15 ∼ 8
7
6
REG[0435h] bits 7-0
REG[0434h] bits 7-0
5
4
3
2
1
0
ワープロジック入力 X オフセットビット [15:0]
これらのビットは、ワープロジック入力 X オフセット（ピクセル）を指定しま
す。ワープロジック出力サイズが入力サイズよりも小さいとき、入力 X、Y オフ
セット値（REG[0436h] ∼ REG[0437h] も参照）は、出力ウィンドウの左上角を
指定します。これによって、より大きな入力画像を「パン操作」することができ
ます。入力 X オフセット値は、入力画像の左上角を基準として指定されます。X
オフセットは、2 の補数を使用して、正と負の両方の値をサポートしています。
REG[0436h] Warp Logic Input Y Offset Register 0
Default = 00h
Read/Write
ワープロジック入力 Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0437h] Warp Logic Input Y Offset Register 1
Default = 00h
0
Read/Write
ワープロジック入力 Y オフセットビット 15 ∼ 8
7
REG[0437h] bits 7-0
REG[0436h] bits 7-0
230
6
5
4
3
2
1
0
ワープロジック入力 Y オフセットビット [15:0]
これらのビットは、ワープロジック入力 Y オフセット（ピクセル）を指定しま
す。ワープロジック出力サイズが入力サイズよりも小さいとき、入力 X、Y オフ
セット値（REG[0434h] ∼ REG[0435h] も参照）は、出力ウィンドウの左上角を
指定します。これによって、より大きな入力画像を「パン操作」することができ
ます。入力 Y オフセット値は、入力画像の左上角を基準として指定されます。Y
オフセットは、2 の補数を使用して、正と負の両方の値をサポートしています。
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（Rev. 1.7）
10. レジスタ
REG[0440h] Warp Logic Offset Table Configuration Register
Default = 33h
n/a
7
bits 6-4
オフセット垂直ブロック累乗ビット 2 ∼ 0
6
5
4
Read/Write
n/a
オフセット水平ブロック累乗ビット 2 ∼ 0
3
2
1
0
オフセット垂直ブロック累乗ビット [2:0]
ワープロジックは、出力画像を N × M ピクセルブロックに分割します。これら
のビットは、ピクセルブロックの垂直サイズ（M）を指定します。
表 10-28 オフセット垂直ブロック累乗の選択
bits 2-0
REG[0440h] のビット 6 ∼ 4
垂直ブロック累乗
000
Reserved
001
Reserved
010
4 (22)
011（デフォルト）
8 (23)
100
16 (24)
101
32 (25)
110
64 (26)
111
Reserved
オフセット水平ブロック累乗ビット [2:0]
ワープロジックは、出力画像を N × M ピクセルブロックに分割します。これら
のビットは、ピクセルブロックの水平サイズ（N）を指定します。
表 10-29 オフセット水平ブロック累乗の選択
REG[0440h] のビット 2 ∼ 0
水平ブロック累乗
000
Reserved
001
Reserved
010
4 (22)
011（デフォルト）
8 (23)
100
16 (24)
101
32 (25)
110
64 (26)
111
Reserved
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（Rev. 1.7）
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231
10. レジスタ
REG[0444h] Warp Logic Offset Table SDRAM Start Address Register 0
Default = 00h
Read/Write
ワープロジックオフセットテーブル SDRAM の開始アドレスビット 7 ∼ 0（ビット 2 ∼ 0 は読み出し専用＝ 000）
7
6
5
4
3
2
1
0
REG[0445h] Warp Logic Offset Table SDRAM Start Address Register 1
Default = 00h
Read/Write
ワープロジックオフセットテーブル SDRAM の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
0
REG[0446h] Warp Logic Offset Table SDRAM Start Address Register 2
Default = 00h
Read/Write
ワープロジックオフセットテーブル SDRAM の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
0
REG[0447h] Warp Logic Offset Table SDRAM Start Address Register 3
Default = 00h
Read/Write
ワープロジックオフセットテーブル SDRAM の開始アドレスビット 31 ∼ 24
7
REG[0447h] bits 7-0
REG[0446h] bits 7-0
REG[0445h] bits 7-0
REG[0444h] bits 7-0
6
5
4
3
2
1
0
ワープロジックオフセットテーブル SDRAM の開始アドレスビット [31:0]
これらのビットは、ワープロジックオフセットテーブルの SDRAM での位置を指
定します。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切りとな
るように設定しなければなりません。REG[0444h] のビット 2 ∼ 0 は読み出し専
用で、常に 000 を返します（これらのビットに書き込んでも何も起きません）
。
また、ワープロジックオフセットテーブルの配列では、各行についても 8 バイト
区切りが必要です。各行のバイト配列は、以下に記載するとおりでなければなり
ません。
表 10-30 ワープロジックオフセットテーブルの配列
ワープテーブル＝各値は 16 ビット（2 の補数）です。
X(0,0)
Y(0,0)
X(1,0) Y(1,0) X(2,0) Y(2,0)
•••
X（出力幅÷ N, 0）
Y（出力幅÷ N, 0）
注
X(0,1)
Y(0,1)
X(1,1) Y(1,1) X(2,1) Y(2,1)
•••
X（出力幅÷ N, 1）
Y（出力幅÷ N, 1）
注
•
•
•
•
•
•
X（0, 出力高さ÷ M） Y（0, 出力高さ÷ M）
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•••
•••
•••
•••
•••
X（出力幅÷ N,
出力高さ÷ M）
Y（出力幅÷ N,
出力高さ÷ M）
注
N は、REG[0440h] のビット 2 ∼ 0 で指定されたピクセルブロックの水平サイズです。
M は、REG[0440h] のビット 6 ∼ 4 で指定されたピクセルブロックの垂直サイズです。
注
各行が 8 バイトの境界で終了しない場合、行をパディングする必要があります。
232
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（Rev. 1.7）
10. レジスタ
REG[0450h] Warp Logic Luminance Table Configuration Register 0
Default = 33h
輝度垂直ブロック累乗ビット 2 ∼ 0
n/a
7
bits 6-4
6
5
Read/Write
輝度水平ブロック累乗ビット 2 ∼ 0
n/a
4
3
2
1
0
輝度垂直ブロック累乗ビット [2:0]
輝度機能は、出力画像を N × M ピクセルブロックに分割します。これらのビッ
トは、ピクセルブロックの垂直サイズ（M）を指定します。
表 10-31 輝度垂直ブロック累乗
bits 2-0
REG[0450h] のビット 6 ∼ 4
000
垂直ブロック累乗
Reserved
001
Reserved
010
4 (22)
011（デフォルト）
100
8 (23)
16 (24)
101
32 (25)
110
64 (26)
111
Reserved
輝度水平ブロック累乗ビット [2:0]
輝度機能は、出力画像を N × M ピクセルブロックに分割します。これらのビッ
トは、ピクセルブロックの水平サイズ（N）を指定します。
表 10-32 輝度水平ブロック累乗
REG[0450h] のビット 2 ∼ 0
000
水平ブロック累乗
Reserved
001
Reserved
010
4 (22)
011（デフォルト）
100
8 (23)
16 (24)
101
32 (25)
110
64 (26)
111
Reserved
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（Rev. 1.7）
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233
10. レジスタ
REG[0452h] Warp Logic Luminance Table Configuration Register 1
Default = 01h
Read/Write
n/a
7
6
5
4
3
2
ワープロジック
背景色輝度の
ディセーブル
ワープロジック
黒色輝度の
ディセーブル
1
0
bit 1
ワープロジック背景色輝度のディセーブル
輝度効果を有効にすると（REG[0400h] のビット 1 ＝ 1）
、このビットは、輝度効
果を背景色（REG[0430h] ∼ REG[0432h]）に適用するかどうかを決定します。
このビットが 0 のとき、輝度効果が背景色に適用されます。
このビットが 1 のとき、輝度効果は背景色に適用されません。
bit 0
ワープロジック黒色輝度のディセーブル
輝度効果を有効にすると（REG[0400h] のビット 1 ＝ 1）
、このビットは、輝度効
果を黒色の画素に適用するかどうかを決定します。
このビットが 0 のとき、輝度効果が黒色の画素に適用されます。
このビットが 1 のとき、輝度効果は黒色の画素に適用されません。
234
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0454h] Warp Logic Luminance Table SDRAM Start Address Register 0
Default = 00h
Read/Write
ワープロジック輝度テーブル SDRAM の開始アドレスビット 7 ∼ 0（ビット 2 ∼ 0 は読み出し専用＝ 000）
7
6
5
4
3
2
1
REG[0455h] Warp Logic Luminance Table SDRAM Start Address Register 1
Default = 00h
0
Read/Write
ワープロジック輝度テーブル SDRAM の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[0456h] Warp Logic Luminance Table SDRAM Start Address Register 2
Default = 00h
0
Read/Write
ワープロジック輝度テーブル SDRAM の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0457h] Warp Logic Luminance Table SDRAM Start Address Register 3
Default = 00h
0
Read/Write
ワープロジック輝度テーブル SDRAM の開始アドレスビット 31 ∼ 24
7
REG[0457h] bits 7-0
REG[0456h] bits 7-0
REG[0455h] bits 7-0
REG[0454h] bits 7-0
6
5
4
3
2
1
0
ワープロジック輝度テーブル SDRAM の開始アドレスビット [31:0]
これらのビットは、ワープロジック輝度テーブルの SDRAM での位置を指定しま
す。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切りとなるよう
に設定しなければなりません。REG[0454h] のビット 2 ∼ 0 は読み出し専用で、
常
に 000 を返します（これらのビットに書き込んでも何も起きません）
。
また、輝度テーブルの配列では、各行についても 8 バイト区切りが必要です。各
行のバイト配列は、以下に記載するとおりでなければなりません。
表 10-33 輝度テーブルの配列
輝度テーブル＝各値は 8 ビット（2 の補数）です。
輝度（0,0）
輝度（1,0）
輝度（2,0）
輝度（3,0）
•••
輝度
（出力幅÷ N,0）
注
輝度（0,1）
輝度（1,1）
輝度（2,1）
輝度（3,1）
•••
輝度
（出力幅÷ N,1）
注
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
輝度
（0, 出力高さ÷ M）
•••
•••
•••
•••
輝度（出力幅÷ N,
出力高さ÷ M）
注
N は、REG[0450h] のビット 2 ∼ 0 で指定されたピクセルブロックの水平サイズです。
M は、REG[0450h] のビット 6 ∼ 4 で指定されたピクセルブロックの垂直サイズです。
注
各行が 8 バイトの境界で終了しない場合、行をパディングする必要があります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
235
10. レジスタ
10.4.11 ブレンディングエンジン設定レジスタ
ブレンディングエンジンなど、ディスプレイサブシステムの詳細な説明については、470 ページの 13.
「表示サブシステム」を参照してください。
REG[0900h] CH1OUT Control Register
Default = 00h
n/a
7
bits 5-4
Read/Write
CH1OUT ライトバックピクセル
フォーマット
ビット 1 ∼ 0
6
5
4
CH1OUT
垂直反転の
イネーブル
CH1OUT ライト
バックメモリ
モード
CH1OUT モード
CH1OUT の
イネーブル
3
2
1
0
CH1OUT ライトバックピクセルフォーマットビット [1:0]
CH1OUT ライトバックモードを選択すると（REG[0900h] のビット 1 ＝ 1）、これ
らのビットは、SDRAM に書き込む画像データの RGB ピクセルフォーマットを
指定します。
表 10-34 CH1OUT ライトバックピクセルフォーマットの選択
REG[0003h] のビット 5 ∼
4
CH1OUT ライトバックピクセルフォー
マット
00
RGB 3:3:2
01
RGB 5:6:5
10
RGB 8:8:8
11
Reserved
bit 3
CH1OUT 垂直反転のイネーブル
このビットは、CH1OUT 上の画像データ出力を X 軸（垂直）を中心として反転
するかどうかを決定します。タイル状フレームモード
（REG[0900h] のビット 2 ＝ 1）
では、このビットを 0 に設定する必要があります。
このビットが 0 のとき、CH1OUT 画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、CH1OUT 画像データは垂直に反転します（有効）
。
bit 2
CH1OUT ライトバックメモリモード
CH1OUT ライトバックモードを選択すると（REG[0900h] のビット 1 ＝ 1）、この
ビットは、画像データをメモリに保存する方法を決定します。メモリ格納方式の
詳細については、493 ページの 13.3「フレームのメモリ格納方式」を参照してく
ださい。
このビットが 0 のとき、CH1OUT ライトバックは、
「ラインバイライン」モード
を使用して SDRAM に書き込みます。
このビットが 1 のとき、CH1OUT ライトバックは、
「タイル状フレーム」モード
を使用して SDRAM に書き込みます。
注
タイル状フレームモードでは、画像の幅が 8 ピクセルの倍数でなければなりま
せん。また CH1OUT 垂直反転が無効でなければなりません（REG[0900h] の
ビット 3 ＝ 0）。
236
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 1
CH1OUT モード
このビットは CH1OUT モードを選択します。これにより、CH1OUT 上の画像
データ出力を LCD インタフェースに送るか、SDRAM にライトバックするかど
うかを指定します。CH1OUT ライトバックモードの詳細については、490 ページ
の 13.2.4「CH1OUT ライトバック部」を参照してください。
このビットが0のとき、
CH1OUT画像データはLCDインタフェースに送られます。
このビットが 1 のとき、
CH1OUT 画像データは SDRAM にライトバックされます。
bit 0
CH1OUT のイネーブル
このビットは、
ブレンディングエンジン出力 CH1OUT を制御します。ブレンディ
ングエンジンの概要については、470 ページの 13.1「機能ブロック図」を参照し
てください。
このビットが 0 のとき、CH1OUT は無効です。
このビットが 1 のとき、CH1OUT は有効です。
注
MAIN ウィンドウでハードウェアフレーム制御を選択した場合（REG[09D8h]
のビット 0 ＝ 1）
、CH1OUT を無効にできるようにするには、この制御を無効
にしておく必要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします
（REG[09D8h]のビット0＝0）。
2. 1 フレーム待ちます。
3. CH1OUT を無効にします（REG[0900h] のビット 0 ＝ 0）
。
REG[0904h] CH1OUT Writeback Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
CH1OUT ライトバックフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0905h] CH1OUT Writeback Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
CH1OUT ライトバックフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[0906h] CH1OUT Writeback Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
CH1OUT ライトバックフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[0907h] CH1OUT Writeback Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
CH1OUT ライトバックフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[0907h] bits 7-0
REG[0906h] bits 7-0
REG[0905h] bits 7-0
REG[0904h] bits 7-0
6
5
4
3
2
1
0
CH1OUT ライトバックフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、CH1OUT ライトバックフレームバッファ 0 の SDRAM での
開始アドレスを指定します。これらのビットは、開始アドレスが 8 バイト（64
ビット）区切りとなるように設定しなければなりません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
237
10. レジスタ
REG[0908h] CH1OUT Writeback Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
CH1OUT ライトバックフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0909h] CH1OUT Writeback Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
CH1OUT ライトバックフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[090Ah] CH1OUT Writeback Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
CH1OUT ライトバックフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[090Bh] CH1OUT Writeback Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
CH1OUT ライトバックフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[090Bh] bits 7-0
REG[090Ah] bits 7-0
REG[0909h] bits 7-0
REG[0908h] bits 7-0
238
6
5
4
3
2
1
0
CH1OUT ライトバックフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、CH1OUT ライトバックフレームバッファ 1 の SDRAM での
開始アドレスを指定します。これらのビットは、開始アドレスが 8 バイト（64
ビット）区切りとなるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[090Ch] Scratchpad Register 0
Default = 40h
Read/Write
スクラッチパッドレジスタビット 7 ∼ 0
7
6
5
4
3
2
1
REG[090Dh] Scratchpad Register 1
Default = 00h
0
Read/Write
スクラッチパッドレジスタビット 15 ∼ 8
7
6
5
4
3
2
1
REG[090Eh] Scratchpad Register 2
Default = 00h
0
Read/Write
スクラッチパッドレジスタビット 23 ∼ 16
7
6
5
4
3
2
1
REG[090Fh] Scratchpad Register 3
Default = 00h
0
Read/Write
スクラッチパッドレジスタビット 31 ∼ 24
7
6
REG[090Fh] bits 7-0
REG[090Eh] bits 7-0
REG[090Dh] bits 7-0
REG[090Ch] bits 7-0
5
4
3
2
1
スクラッチパッドレジスタビット [31:0]
これらのビットは、ハードウェアに影響を与えず、スクラッチパッドの用途で利
用可能です。
REG[0920h] CH2OUT Control Register
Default = 00h
Read/Write
CH2OUT のイ
ネーブル
n/a
7
bit 0
0
6
5
4
3
2
1
0
CH2OUT のイネーブル
このビットは、
ブレンディングエンジン出力 CH2OUT を制御します。ブレンディ
ングエンジンの概要については、470 ページの 13.1「機能ブロック図」を参照し
てください。
このビットが 0 のとき、CH2OUT は無効です。
このビットが 1 のとき、CH2OUT は有効です。
注
AUX ウィンドウ（REG[09D9h] のビット 0 ＝ 1）または OSD ウィンドウ
（REG[09DAh] のビット 0 ＝ 1）でハードウェアフレーム制御を選択しており、
また一方のウィンドウが CH2 のソースである場合、CH2OUT を無効にできる
ようにするには、ウィンドウのハードウェアフレーム制御を無効にしておく必
要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします（REG[09D9h] や REG[09DAh]
のビット 0 ＝ 0）。
2. 1 フレーム待ちます。
3. CH2OUT を無効にします（REG[0920h] のビット 0 ＝ 0）
。
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239
10. レジスタ
REG[0930h] OSDOUT Control Register
Default = 00h
Read/Write
OSDOUT のイ
ネーブル
n/a
7
bit 0
6
5
4
3
2
1
0
OSDOUT のイネーブル
このビットは、
ブレンディングエンジン出力 OSDOUT を制御します。ブレンディ
ングエンジンの概要については、470 ページの 13.1「機能ブロック図」を参照し
てください。
このビットが 0 のとき、OSDOUT は無効です。
このビットが 1 のとき、OSDOUT は有効です。
注
OSD ウィンドウでハードウェアフレーム制御を選択した場合（REG[09DAh] の
ビット 0 ＝ 1）、OSDOUT を無効にできるようにするには、この制御を無効に
しておく必要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします（REG[09DAh] のビット 0 ＝ 0）。
2. 1 フレーム待ちます。
3. OSDOUT を無効にします（REG[0930h] のビット 0 ＝ 0）。
240
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0940h] MAIN Window Control Register
Default = 00h
Read/Write
MAIN ウィンドウ
ラインダブルの
イネーブル
MAIN 水平反転の
イネーブル
MAIN 垂直反転の
イネーブル
n/a
7
6
5
4
MAIN ウィンドウピクセル
フォーマットビット 1 ∼ 0
3
2
MAIN ウィンドウ
フェッチモード
MAIN ウィンドウ
ブランク
1
0
bit 7
MAIN ウィンドウラインダブルのイネーブル
このビットは、「ラインダブル」モードを制御します。このモードは通常、カメ
ラインタフェースからのインターレース画像を表示する場合に使用されます。
ラインダブル機能を有効にすると、SDRAM に格納された入力画像の各ラインを
2 回読み出します。
このビットが 0 のとき、MAIN ウィンドウのラインダブル機能は無効です。
このビットが 1 のとき、MAIN ウィンドウのラインダブル機能は有効です。
bit 6
MAIN 水平反転のイネーブル
このビットは、MAIN ウィンドウから入力された画像データを Y 軸（水平）を
中心として反転するかどうかを決定します。MAIN ウィンドウのフェッチが「タ
イル状フレーム」モードを使用するとき、このビットを 0 に設定する必要があり
ます（REG[0940h] のビット 1 ＝ 1）
。
このビットが 0 のとき、MAIN 画像データは水平に反転しません（無効）。
このビットが 1 のとき、MAIN 画像データは水平に反転します（有効）。
注
AUX や OSD のウィンドウが MAIN ウィンドウにオーバーレイしている場合
（REG[09A0h] のビット 1 ∼ 0 ＝ 00 または 01）、MAIN 水平反転を有効にする
と、オーバーレイされていたウィンドウの相対位置が反転します。ただし、
AUX や OSD のウィンドウ内の画像は反転せず、引き続き個々の反転のイネー
ブルビット（AUX については REG[0960h] のビット 6 ∼ 5、OSD については
REG[0980h] のビット 6 ∼ 5 を参照）によって制御されます。
bit 5
MAIN 垂直反転のイネーブル
このビットは、MAIN ウィンドウから入力された画像データを X 軸（垂直）を
中心として反転するかどうかを決定します。MAIN ウィンドウのフェッチが「タ
イル状フレーム」モードを使用するとき、このビットを 0 に設定する必要があり
ます（REG[0940h] のビット 1 ＝ 1）
。
このビットが 0 のとき、MAIN 画像データは垂直に反転しません（無効）。
このビットが 1 のとき、MAIN 画像データは垂直に反転します（有効）。
注
AUX や OSD のウィンドウが MAIN ウィンドウにオーバーレイしている場合
（REG[09A0h] のビット 1 ∼ 0 ＝ 00 または 01）、MAIN 垂直反転を有効にする
と、オーバーレイされていたウィンドウの相対位置が反転します。ただし、
AUX や OSD のウィンドウ内の画像は反転せず、引き続き個々の反転のイネー
ブルビット（AUX については REG[0960h] のビット 6 ∼ 5、OSD については
REG[0980h] のビット 6 ∼ 5 を参照）によって制御されます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
241
10. レジスタ
bits 3-2
MAIN ウィンドウピクセルフォーマットビット [1:0]
これらのビットは、ブレンディングエンジンに入力される MAIN ウィンドウ画
像データの RGB ピクセルフォーマットを決定します。
表 10-35 MAIN ウィンドウピクセルフォーマットの選択
bit 1
REG[0940h] のビット 3 ∼ 2
ピクセルフォーマット
00
8bpp (RGB 3:3:2)
01
16bpp (RGB 5:6:5)
10
24bpp (RGB 8:8:8)
11
Reserved
MAIN ウィンドウフェッチモード
このビットは、MAIN ウィンドウの画像データをどのようにメモリに格納するの
かを決定します。メモリ格納方式の詳細については、493 ページの 13.3「フレー
ムのメモリ格納方式」を参照してください。
このビットが 0 のとき、MAIN ウィンドウフェッチは、
「ラインバイライン」モー
ドを使用して SDRAM から読み出します。
このビットが 1 のとき、MAIN ウィンドウフェッチは、
「タイル状フレーム」モー
ドを使用して SDRAM から読み出します。
注
タイル状フレームモードでは、画像の幅と仮想幅が 8 ピクセルの倍数でなけれ
ばなりません。また MAIN ウィンドウの画像データを反転してはなりません
（REG[0940h] のビット 6 ＝ 0 およびビット 5 ＝ 0）。
bit 0
242
MAIN ウィンドウブランク
このビットはMAINウィンドウのブランク機能を制御します。ブランク機能によ
り、MAIN ウィンドウからブレンディングエンジンに入力された画像データは
MAIN Blank Color Register（REG[0944h] ∼ REG[0946h]）で指定された色に置き
換わります。
このビットが 0 のとき、MAIN ウィンドウの画像データは通常どおり読み出され
ます（非ブランク）
。
このビットが 1 のとき、MAIN ウィンドウの画像データは指定の色で「ブラン
ク」されます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0942h] MAIN Window Frame Control/Status Register
Default = 00h
n/a
7
6
Read/Write
MAIN フレーム
バッファ 1
レディクリア
（WO）
MAIN フレーム
バッファ 0
レディクリア
（WO）
n/a
メイン
ウィンドウ
カレント
フレーム
ステータス
（RO）
5
4
3
2
MAIN フレーム
バッファ 1
レディ
MAIN フレーム
バッファ 0
レディ
1
0
bit 5
MAIN フレームバッファ 1 レディクリア（書き込み専用）
このビットは、MAIN フレームバッファ 1 レディビット（REG[0942h] のビット 1）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、MAIN フレームバッファ 1 レディビットがクリア
されます。
bit 4
MAIN フレームバッファ 0 レディクリア（書き込み専用）
このビットは、MAIN フレームバッファ 0 レディビット（REG[0942h] のビット 0）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、MAIN フレームバッファ 0 レディビットがクリア
されます。
bit 2
メインウィンドウカレントフレームステータス（読み出し専用）
このビットは、
ブレンディングエンジンによって現在読み出されている MAIN フ
レームバッファを示します。
このビットが 0 のとき、MAIN フレームバッファ 0 がブレンディングエンジンに
よって読み出されています。
このビットが 1 のとき、MAIN フレームバッファ 1 がブレンディングエンジンに
よって読み出されています。
注
MAIN ウィンドウを無効にして、次に CH1OUT のイネーブルビット
（REG[0900h] のビット 0）を使用して再び有効にすると、ハードウェアは必ず、
カレントフレームステータスを 0 に設定し、MAIN フレームバッファ 0 レディ
ビットを最初にチェックします。したがって、MAIN ウィンドウを再び有効に
する前に、MAIN ウィンドウの画像ストリームをリセットしてバッファ 0 から
開始する必要があり、また MAIN フレームバッファ 0/1 レディビットをクリア
する必要があります（REG[0942h] のビット 5 ∼ 4 を参照）
。さらに MAIN フ
レームバッファ 0 レディビットを 1 に設定する必要があります（REG[0942h]
のビット 0 ＝ 1）。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
243
10. レジスタ
bit 1
MAIN フレームバッファ 1 レディ
このビットは、MAIN ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09D8h] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、MAIN フレームバッファ 1 の画像
データをブレンディングエンジンで読み出せるようになります。いったんこの
ビットに 1 を設定すると、ブレンディングエンジンによってリセットされるまで
1 のままです。
読み出しの場合：
このビットが 0 のとき、MAIN フレームバッファ 1 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、MAIN フレームバッファ 1 に有効な画像データが含まれ
ています。
bit 0
MAIN フレームバッファ 0 レディ
このビットは、MAIN ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09D8h] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、MAIN フレームバッファ 0 の画像
データをブレンディングエンジンで読み出せるようになります。いったんこの
ビットに 1 を設定すると、ブレンディングエンジンによってリセットされるまで
1 のままです。
読み出しの場合：
このビットが 0 のとき、MAIN フレームバッファ 0 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、MAIN フレームバッファ 0 に有効な画像データが含まれ
ています。
244
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0944h] MAIN Blank Color Blue Register
Default = 00h
Read/Write
MAIN ブランク色青色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0945h] MAIN Blank Color Green Register
Default = 00h
0
Read/Write
MAIN ブランク色緑色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0946h] MAIN Blank Color Red Register
Default = 00h
0
Read/Write
MAIN ブランク色赤色ビット 7 ∼ 0
7
REG[0946h] bits 7-0
REG[0945h] bits 7-0
REG[0944h] bits 7-0
6
5
4
3
2
1
0
MAIN ブランク色赤色ビット [7:0]
MAIN ブランク色緑色ビット [7:0]
MAIN ブランク色青色ビット [7:0]
MAIN ウィンドウブランクビットを設定すると（REG[0940h] のビット 0 ＝ 1）、
これらのビットは、ブレンディングエンジンが MAIN ウィンドウの画像データ
を置き換える色の RGB 成分を指定します。
MAIN ウィンドウのピクセルフォーマットが RGB 8:8:8（REG[940h] のビット 3
∼ 2 ＝ 10）の場合
REG[0946h] のビット 7 ∼ 0 ＝赤色
REG[0945h] のビット 7 ∼ 0 ＝緑色
REG[0944h] のビット 7 ∼ 0 ＝青色
MAIN ウィンドウのピクセルフォーマットが RGB 5:6:5（REG[0940h] のビット 3
∼ 2 ＝ 01）の場合
REG[0946h] のビット 7 ∼ 3 ＝赤色
REG[0945h] のビット 7 ∼ 2 ＝緑色
REG[0944h] のビット 7 ∼ 3 ＝青色
MAIN ウィンドウのピクセルフォーマットが RGB 3:3:2（REG[940h] のビット 3
∼ 2 ＝ 00）の場合
REG[0946h] のビット 7 ∼ 5 ＝赤色
REG[0945h] のビット 7 ∼ 5 ＝緑色
REG[0944h] のビット 7 ∼ 6 ＝青色
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
245
10. レジスタ
REG[0948h] MAIN Window Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
MAIN ウィンドウフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0949h] MAIN Window Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
MAIN ウィンドウフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[094Ah] MAIN Window Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
MAIN ウィンドウフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[094Bh] MAIN Window Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
MAIN ウィンドウフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[094Bh] bits 7-0
REG[094Ah] bits 7-0
REG[0949h] bits 7-0
REG[0948h] bits 7-0
246
6
5
4
3
2
1
0
MAIN ウィンドウフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、MAIN ウィンドウフレームバッファ 0 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[094Ch] MAIN Window Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
MAIN ウィンドウフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[094Dh] MAIN Window Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
MAIN ウィンドウフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[094Eh] MAIN Window Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
MAIN ウィンドウフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[094Fh] MAIN Window Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
MAIN ウィンドウフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[094Fh] bits 7-0
REG[094Eh] bits 7-0
REG[094Dh] bits 7-0
REG[094Ch] bits 7-0
6
5
4
3
2
1
0
MAIN ウィンドウフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、MAIN ウィンドウフレームバッファ 1 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
247
10. レジスタ
REG[0950h] MAIN Window Width Register 0
Default = 40h
Read/Write
MAIN ウィンドウ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0951h] MAIN Window Width Register 1
Default = 01h
Read/Write
MAIN ウィンドウ幅ビット 10 ∼ 8
n/a
7
6
REG[0951h] bits 2-0
REG[0950h] bits 7-0
0
5
4
3
2
1
0
MAIN ウィンドウ幅ビット [10:0]
これらのビットは、MAIN ウィンドウの幅（ピクセル）を指定します。
注
タイル状フレームモードでは、画像の幅は 8 ピクセルの倍数でなければなりま
せん。
REG[0952h] MAIN Window Height Register 0
Default = F0h
Read/Write
MAIN ウィンドウ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0953h] MAIN Window Height Register 1
Default = 00h
Read/Write
MAIN ウィンドウ高さビット 10 ∼ 8
n/a
7
REG[0953h] bits 2-0
REG[0952h] bits 7-0
248
6
5
0
4
3
2
1
0
MAIN ウィンドウ高さビット [10:0]
これらのビットは、MAIN ウィンドウの高さ（ピクセル）を指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0954h] MAIN Window Virtual Width Register 0
Default = 40h
Read/Write
MAIN ウィンドウ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0955h] MAIN Window Virtual Width Register 1
Default = 01h
Read/Write
MAIN ウィンドウ仮想幅ビット 12 ∼ 8
n/a
7
6
REG[0955h] bits 4-0
REG[0954h] bits 7-0
0
5
4
3
2
1
0
MAIN ウィンドウ仮想幅ビット [12:0]
これらのビットは、MAIN ウィンドウの仮想画像の幅（ピクセル）を指定しま
す。仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮想ソー
スウインドウの例」を参照してください。
注
1. メインウィンドウの仮想幅は、ピクセルフォーマット（bpp）
（REG[0940h]
のビット 3 ∼ 2 を参照）を乗じた仮想幅が 64 で割り切れるように設定する
必要があります。
2. タイル状フレームモードでは、画像の仮想幅は 8 ピクセルの倍数でなけれ
ばなりません。
REG[095Ah] MAIN Input X Offset Register 0
Default = 00h
Read/Write
MAIN 入力 X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[095Bh] MAIN Input X Offset Register 1
Default = 00h
Read/Write
MAIN 入力 X オフセットビット 12 ∼ 8
n/a
7
REG[095Bh] bits 4-0
REG[095Ah] bits 7-0
6
0
5
4
3
2
1
0
MAIN 入力 X オフセットビット [12:0]
これらのビットは、MAIN ウィンドウの仮想幅の左上角を基準にしたときの、
MAIN ウィンドウの左上角の X オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
249
10. レジスタ
REG[095Ch] MAIN Input Y Offset Register 0
Default = 00h
Read/Write
MAIN 入力 Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[095Dh] MAIN Input Y Offset Register 1
Default = 00h
Read/Write
MAIN 入力 Y オフセットビット 12 ∼ 8
n/a
7
REG[095Dh] bits 4-0
REG[095Ch] bits 7-0
250
6
0
5
4
3
2
1
0
MAIN 入力 Y オフセットビット [12:0]
これらのビットは、MAIN ウィンドウの仮想幅の左上角を基準にしたときの、
MAIN ウィンドウの左上角の Y オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0960h] AUX Window Control Register
Default = 00h
Read/Write
AUX ウィンドウ
ラインダブルの
イネーブル
AUX 水平反転の
イネーブル
AUX 垂直反転の
イネーブル
AUX のイネーブ
ル
7
6
5
4
AUX ウィンドウピクセル
フォーマットビット 1 ∼ 0
3
2
AUX ウィンドウ
フェッチモード
AUX ウィンドウ
ブランク
1
0
bit 7
AUX ウィンドウラインダブルのイネーブル
このビットは、「ラインダブル」モードを制御します。このモードは通常、カメ
ラインタフェースからのインターレース画像を表示する場合に使用されます。
ラインダブル機能を有効にすると、SDRAM に格納された入力画像の各ラインを
2 回読み出します。
このビットが 0 のとき、AUX ウィンドウのラインダブル機能は無効です。
このビットが 1 のとき、AUX ウィンドウのラインダブル機能は有効です。
bit 6
AUX 水平反転のイネーブル
このビットは、AUX ウィンドウから入力された画像データを Y 軸（水平）を中
心として反転するかどうかを決定します。AUX ウィンドウのフェッチが「タイ
ル状フレーム」モードを使用するとき、このビットを 0 に設定する必要がありま
す（REG[0960h] のビット 1 ＝ 1）
。
このビットが 0 のとき、AUX 画像データは水平に反転しません（無効）
。
このビットが 1 のとき、AUX 画像データは水平に反転します（有効）
。
注
OSD のウィンドウが AUX ウィンドウにオーバーレイしている場合（REG[09A0h]
のビット 1 ∼ 0 ＝ 10）
、AUX 水平反転を有効にすると、OSD ウィンドウの相
対位置が反転します。ただし、OSD ウィンドウ内の画像は反転せず、引き続き
OSD 反転のイネーブルビット（REG[0980h] のビット 6 ∼ 5）によって制御さ
れます。
bit 5
AUX 垂直反転のイネーブル
このビットは、AUX ウィンドウから入力された画像データを X 軸（垂直）を中
心として反転するかどうかを決定します。AUX ウィンドウのフェッチが「タイ
ル状フレーム」モードを使用するとき、このビットを 0 に設定する必要がありま
す（REG[0960h] のビット 1 ＝ 1）
。
このビットが 0 のとき、AUX 画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、AUX 画像データは垂直に反転します（有効）
。
注
OSD のウィンドウが AUX ウィンドウにオーバーレイしている場合（REG[09A0h]
のビット 1 ∼ 0 ＝ 10）
、AUX 垂直反転を有効にすると、OSD ウィンドウの相
対位置が反転します。ただし、OSD ウィンドウ内の画像は反転せず、引き続き
OSD 反転のイネーブルビット（REG[0980h] のビット 6 ∼ 5）によって制御さ
れます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
251
10. レジスタ
bit 4
AUX のイネーブル
このビットは、ブレンドモード 0 が選択されているときにのみ効果があります
（REG[09A0h] のビット 1 ∼ 0 ＝ 00）
。このビットは、AUX ウィンドウを表示する
のか（有効）または表示しないのか（無効）を制御します。
このビットが 0 のとき、AUX ウィンドウは無効です。
このビットが 1 のとき、AUX ウィンドウは有効です。
注
AUX ウィンドウでハードウェアフレーム制御を選択した場合（REG[09D9h] の
ビット 0 ＝ 1）
、AUX ウィンドウを無効にできるようにするには、この制御を
無効にしておく必要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします（REG[09D9h] のビット 0 ＝ 0）
。
2. 1 フレーム待ちます。
3. AUX ウィンドウを無効にします（REG[0960h] のビット 4 ＝ 0）。
bits 3-2
AUX ウィンドウピクセルフォーマットビット [1:0]
これらのビットは、ブレンディングエンジンに入力される AUX ウィンドウ画像
データの RGB ピクセルフォーマットを決定します。
表 10-36 AUX ウィンドウピクセルフォーマットの選択
REG[0960h] のビット 3 ∼ 2
bit 1
ピクセルフォーマット
00
8bpp (RGB 3:3:2)
01
16bpp (RGB 5:6:5)
10
24bpp (RGB 8:8:8)
11
Reserved
AUX ウィンドウフェッチモード
このビットは、AUX ウィンドウの画像データをどのようにメモリに格納するの
かを決定します。メモリ格納方式の詳細については、493 ページの 13.3「フレー
ムのメモリ格納方式」を参照してください。
このビットが 0 のとき、AUX ウィンドウフェッチは、
「ラインバイライン」モー
ドを使用して SDRAM から読み出します。
このビットが 1 のとき、AUX ウィンドウフェッチは、
「タイル状フレーム」モー
ドを使用して SDRAM から読み出します。
注
タイル状フレームモードでは、画像の幅と仮想幅が 8 ピクセルの倍数でなけれ
ばなりません。また AUX ウィンドウの画像データを反転してはなりません
（REG[0960h] のビット 6 ＝ 0 およびビット 5 ＝ 0）。
bit 0
252
AUX ウィンドウブランク
このビットは AUX ウィンドウのブランク機能を制御します。ブランク機能によ
り、AUX ウィンドウからブレンディングエンジンに入力された画像データは
AUX Blank Color Register（REG[0964h] ∼ REG[0966h]）で指定された色に置き換
わります。
このビットが 0 のとき、AUX ウィンドウの画像データは通常どおり読み出され
ます（非ブランク）
。
このビットが 1 のとき、AUX ウィンドウの画像データは指定の色で「ブランク」
されます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0962h] AUX Window Frame Control/Status Register
Default = 00h
n/a
7
6
Read/Write
AUX フレーム
バッファ 1
レディクリア
（WO）
AUX フレーム
バッファ 0
レディクリア
（WO）
n/a
AUX ウィンドウ
カレント
フレーム
ステータス
（RO）
5
4
3
2
AUX フレーム
バッファ 1
レディ
AUX フレーム
バッファ 0
レディ
1
0
bit 5
AUX フレームバッファ 1 レディクリア（書き込み専用）
このビットは、AUX フレームバッファ 1 レディビット（REG[0962h] のビット 1）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、AUX フレームバッファ 1 レディビットがクリア
されます。
bit 4
AUX フレームバッファ 0 レディクリア（書き込み専用）
このビットは、AUX フレームバッファ 0 レディビット（REG[0962h] のビット 0）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、AUX フレームバッファ 0 レディビットがクリア
されます。
bit 2
AUX ウィンドウカレントフレームステータス（読み出し専用）
このビットは、ブレンディングエンジンによって現在読み出されている AUX フ
レームバッファを示します。
このビットが 0 のとき、AUX フレームバッファ 0 がブレンディングエンジンに
よって読み出されています。
このビットが 1 のとき、AUX フレームバッファ 1 がブレンディングエンジンに
よって読み出されています。
注
AUX ウィンドウを無効にして、次に AUX のイネーブルビット（REG[0960h]
のビット 4）を使用して再び有効にすると、ハードウェアは必ず、カレントフ
レームステータスを 0 に設定し、AUX フレームバッファ 0 レディビットを最
初にチェックします。したがって、AUX ウィンドウを再び有効にする前に、
AUX ウィンドウの画像ストリームをリセットしてバッファ 0 から開始する必
要があり、また AUX フレームバッファ 0/1 レディビットをクリアする必要が
あります（REG[0962h] のビット 5 ∼ 4 を参照）。さらに AUX フレームバッファ
0 レディビットを 1 に設定する必要があります（REG[0962h] のビット 0 ＝ 1）。
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（Rev. 1.7）
EPSON
253
10. レジスタ
bit 1
AUX フレームバッファ 1 レディ
このビットは、AUX ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09D9h] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、
AUX フレームバッファ1 の画像デー
タをブレンディングエンジンで読み出せるようになります。いったんこのビッ
トに 1 を設定すると、ブレンディングエンジンによってリセットされるまで 1 の
ままです。
読み出しの場合：
このビットが 0 のとき、AUX フレームバッファ 1 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、AUX フレームバッファ 1 に有効な画像データが含まれ
ています。
bit 0
AUX フレームバッファ 0 レディ
このビットは、AUX ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09D9h] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、
AUX フレームバッファ0 の画像デー
タをブレンディングエンジンで読み出せるようになります。いったんこのビッ
トに 1 を設定すると、ブレンディングエンジンによってリセットされるまで 1 の
ままです。
読み出しの場合：
このビットが 0 のとき、AUX フレームバッファ 0 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、AUX フレームバッファ 0 に有効な画像データが含まれ
ています。
254
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0964h] AUX Blank Color Blue Register
Default = 00h
Read/Write
AUX ブランク色青色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0965h] AUX Blank Color Green Register
Default = 00h
0
Read/Write
AUX ブランク色緑色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0966h] AUX Blank Color Red Register
Default = 00h
0
Read/Write
AUX ブランク色赤色ビット 7 ∼ 0
7
REG[0966h] bits 7-0
REG[0965h] bits 7-0
REG[0964h] bits 7-0
6
5
4
3
2
1
0
AUX ブランク色赤色ビット [7:0]
AUX ブランク色緑色ビット [7:0]
AUX ブランク色青色ビット [7:0]
AUX ウィンドウブランクビットを設定すると（REG[0960h] のビット 0 ＝ 1）
、こ
れらのビットは、ブレンディングエンジンが AUX ウィンドウの画像データを置
き換える色の RGB 成分を指定します。
AUX ウィンドウのピクセルフォーマットが RGB 8:8:8（REG[960h] のビット 3 ∼
2 ＝ 10）の場合
REG[0966h] のビット 7 ∼ 0 ＝赤色
REG[0965h] のビット 7 ∼ 0 ＝緑色
REG[0964h] のビット 7 ∼ 0 ＝青色
AUX ウィンドウのピクセルフォーマットが RGB 5:6:5（REG[0960h] のビット 3
∼ 2 ＝ 01）の場合
REG[0966h] のビット 7 ∼ 3 ＝赤色
REG[0965h] のビット 7 ∼ 2 ＝緑色
REG[0964h] のビット 7 ∼ 3 ＝青色
AUX ウィンドウのピクセルフォーマットが RGB 3:3:2（REG[0960h] のビット 3
∼ 2 ＝ 00）の場合
REG[0966h] のビット 7 ∼ 5 ＝赤色
REG[0965h] のビット 7 ∼ 5 ＝緑色
REG[0964h] のビット 7 ∼ 6 ＝青色
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（Rev. 1.7）
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255
10. レジスタ
REG[0968h] AUX Window Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
AUX ウィンドウフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0969h] AUX Window Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
AUX ウィンドウフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[096Ah] AUX Window Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
AUX ウィンドウフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[096Bh] AUX Window Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
AUX ウィンドウフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[096Bh] bits 7-0
REG[096Ah] bits 7-0
REG[0969h] bits 7-0
REG[0968h] bits 7-0
256
6
5
4
3
2
1
0
AUX ウィンドウフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、AUX ウィンドウフレームバッファ 0 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[096Ch] AUX Window Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
AUX ウィンドウフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[096Dh] AUX Window Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
AUX ウィンドウフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[096Eh] AUX Window Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
AUX ウィンドウフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[096Fh] AUX Window Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
AUX ウィンドウフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[096Fh] bits 7-0
REG[096Eh] bits 7-0
REG[096Dh] bits 7-0
REG[096Ch] bits 7-0
6
5
4
3
2
1
0
AUX ウィンドウフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、AUX ウィンドウフレームバッファ 1 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
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（Rev. 1.7）
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257
10. レジスタ
REG[0970h] AUX Window Width Register 0
Default = 40h
Read/Write
AUX ウィンドウ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0971h] AUX Window Width Register 1
Default = 01h
Read/Write
AUX ウィンドウ幅ビット 10 ∼ 8
n/a
7
6
REG[0971h] bits 2-0
REG[0970h] bits 7-0
0
5
4
3
2
1
0
AUX ウィンドウ幅ビット [10:0]
これらのビットは、AUX ウィンドウの幅（ピクセル）を指定します。
注
タイル状フレームモードでは、画像の幅は 8 ピクセルの倍数でなければなりま
せん。
REG[0972h] AUX Window Height Register 0
Default = F0h
Read/Write
AUX ウィンドウ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0973h] AUX Window Height Register 1
Default = 00h
Read/Write
AUX ウィンドウ高さビット 10 ∼ 8
n/a
7
REG[0973h] bits 2-0
REG[0972h] bits 7-0
258
6
5
0
4
3
2
1
0
AUX ウィンドウ高さビット [10:0]
これらのビットは、AUX ウィンドウの高さ（ピクセル）を指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0974h] AUX Window Virtual Width Register 0
Default = 40h
Read/Write
AUX ウィンドウ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0975h] AUX Window Virtual Width Register 1
Default = 01h
Read/Write
AUX ウィンドウ仮想幅ビット 12 ∼ 8
n/a
7
6
REG[0975h] bits 4-0
REG[0974h] bits 7-0
0
5
4
3
2
1
0
AUX ウィンドウ仮想幅ビット [12:0]
これらのビットは、AUX ウィンドウの仮想画像の幅（ピクセル）を指定します。
仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮想ソースウ
インドウの例」を参照してください。
注
1. AUX ウィンドウの仮想幅は、ピクセルフォーマット（bpp）（REG[0960h]
のビット 3 ∼ 2 を参照）を乗じた仮想幅が 64 で割り切れるように設定する
必要があります。
2. タイル状フレームモードでは、画像の仮想幅は 8 ピクセルの倍数でなけれ
ばなりません。
REG[0976h] AUX Window X Offset Register 0
Default = 00h
Read/Write
AUX ウィンドウ X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0977h] AUX Window X Offset Register 1
Default = 00h
Read/Write
AUX ウィンドウ X オフセットビット 10 ∼ 8
n/a
7
REG[0977h] bits 2-0
REG[0976h] bits 7-0
6
5
0
4
3
2
1
0
AUX ウィンドウ X オフセットビット [10:0]
これらのビットは、ブレンドモード 0 が選択されているときにのみ効果がありま
す（REG[09A0h] のビット 1 ∼ 0 ＝ 00）。これらのビットは、LCD ディスプレイ
の左上角を基準にしたときの、AUX ウィンドウの左上角の X オフセット（ピク
セル）を指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
259
10. レジスタ
REG[0978h] AUX Window Y Offset Register 0
Default = 00h
Read/Write
AUX ウィンドウ Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0979h] AUX Window Y Offset Register 1
Default = 00h
Read/Write
AUX ウィンドウ Y オフセットビット 10 ∼ 8
n/a
7
6
REG[0979h] bits 2-0
REG[0978h] bits 7-0
0
5
4
3
2
1
0
AUX ウィンドウ Y オフセットビット [10:0]
これらのビットは、ブレンドモード 0 が選択されているときにのみ効果がありま
す（REG[09A0h] のビット 1 ∼ 0 ＝ 00）。これらのビットは、LCD ディスプレイ
の左上角を基準にしたときの、AUX ウィンドウの左上角の Y オフセット（ピク
セル）を指定します。
REG[097Ah] AUX Input X Offset Register 0
Default = 00h
Read/Write
AUX 入力 X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[097Bh] AUX Input X Offset Register 1
Default = 00h
Read/Write
AUX 入力 X オフセットビット 12 ∼ 8
n/a
7
6
REG[097Bh] bits 4-0
REG[097Ah] bits 7-0
0
5
4
3
2
1
0
AUX 入力 X オフセットビット [12:0]
これらのビットは、AUX ウィンドウの仮想画像の左上角を基準にしたときの、
AUX ウィンドウの左上角の X オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
REG[097Ch] AUX Input Y Offset Register 0
Default = 00h
Read/Write
AUX 入力 Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[097Dh] AUX Input Y Offset Register 1
Default = 00h
Read/Write
AUX 入力 Y オフセットビット 12 ∼ 8
n/a
7
REG[097Dh] bits 4-0
REG[097Ch] bits 7-0
260
6
0
5
4
3
2
1
0
AUX 入力 Y オフセットビット [12:0]
これらのビットは、AUX ウィンドウの仮想画像の左上角を基準にしたときの、
AUX ウィンドウの左上角の Y オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
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（Rev. 1.7）
10. レジスタ
REG[0980h] OSD Window Control Register
Default = 00h
Read/Write
OSD ウィンドウ
ラインダブルの
イネーブル
OSD 水平反転の
イネーブル
OSD 垂直反転の
イネーブル
OSD のイネーブ
ル
7
6
5
4
OSD ウィンドウピクセル
フォーマットビット 1 ∼ 0
3
2
OSD ウィンドウ
フェッチモード
OSD ウィンドウ
ブランク
1
0
bit 7
OSD ウィンドウラインダブルのイネーブル
このビットは、「ラインダブル」モードを制御します。このモードは通常、カメ
ラインタフェースからのインターレース画像を表示する場合に使用されます。
ラインダブル機能を有効にすると、SDRAM に格納された入力画像の各ラインを
2 回読み出します。
このビットが 0 のとき、OSD ウィンドウのラインダブル機能は無効です。
このビットが 1 のとき、OSD ウィンドウのラインダブル機能は有効です。
bit 6
OSD 水平反転のイネーブル
このビットは、OSD ウィンドウから入力された画像データを Y 軸（水平）を中
心として反転するかどうかを決定します。OSD ウィンドウのフェッチが「タイル
状フレーム」モードを使用するとき（REG[0980h] のビット 1 ＝ 1）
、このビット
を 0 に設定する必要があります。
このビットが 0 のとき、OSD 画像データは水平に反転しません（無効）
。
このビットが 1 のとき、OSD 画像データは水平に反転します（有効）
。
bit 5
OSD 垂直反転のイネーブル
このビットは、OSD ウィンドウから入力された画像データを X 軸（垂直）を中
心として反転するかどうかを決定します。OSD ウィンドウのフェッチが「タイル
状フレーム」モードを使用するとき（REG[0980h] のビット 1 ＝ 1）
、このビット
を 0 に設定する必要があります。
このビットが 0 のとき、OSD 画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、OSD 画像データは垂直に反転します（有効）
。
bit 4
OSD のイネーブル
このビットは、ブレンドモード 0、1、または 2 が選択されているときにのみ効
果があります
（REG[09A0h] のビット 1 ∼ 0 ＝ 00 または 01 または 10）。このビッ
トは、OSD ウィンドウを表示するのか（有効）または表示しないのか（無効）を
制御します。
このビットが 0 のとき、OSD ウィンドウは無効です。
このビットが 1 のとき、OSD ウィンドウは有効です。
注
OSD ウィンドウでハードウェアフレーム制御を選択した場合（REG[09DAh] の
ビット 0 ＝ 1）、OSD ウィンドウを無効にできるようにするには、この制御を
無効にしておく必要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします（REG[09DAh] のビット 0 ＝ 0）。
2. 1 フレーム待ちます。
3. OSD ウィンドウを無効にします（REG[0980h] のビット 4 ＝ 0）
。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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261
10. レジスタ
bits 3-2
OSD ウィンドウピクセルフォーマットビット [1:0]
これらのビットは、ブレンディングエンジンに入力される OSD ウィンドウ画像
データの RGB または ARGB ピクセルフォーマットを決定します。
表 10-37 OSD ウィンドウピクセルフォーマットの選択
REG[09A0h] のビット 3
REG[0980h] のビット 3 ∼ 2
（アルファフォーマット）
0
1
ピクセルフォーマット
00
8bpp (RGB 3:3:2)
01
16bpp (RGB 5:6:5)
10
24bpp (RGB 8:8:8)
11
Reserved
00
16bpp (ARGB 4:4:4:4)
01
16bpp (ARGB 1:5:5:5)
10
24bpp (ARGB 8:5:6:5)
11
Reserved
注
ブレンドモード 3 を選択したとき（REG[09A0h] のビット 1 ∼ 0 ＝ 11）、ARGB
ピクセルフォーマットは OSD ウィンドウでサポートされていません。
bit 1
OSD ウィンドウフェッチモード
このビットは、OSD ウィンドウの画像データをどのようにメモリに格納するの
かを決定します。メモリ格納方式の詳細については、493 ページの 13.3「フレー
ムのメモリ格納方式」を参照してください。
このビットが 0 のとき、OSD ウィンドウフェッチは、
「ラインバイライン」モー
ドを使用して SDRAM から読み出します。
このビットが 1 のとき、OSD ウィンドウフェッチは、
「タイル状フレーム」モー
ドを使用して SDRAM から読み出します。
注
タイル状フレームモードでは、画像の幅と仮想幅が 8 ピクセルの倍数でなけれ
ばなりません。また OSD ウィンドウの画像データを反転してはなりません
（REG[0980h] のビット 6 ＝ 0 およびビット 5 ＝ 0）。
bit 0
OSD ウィンドウブランク
このビットはOSDウィンドウのブランク機能を制御します。ブランク機能により、
OSD ウィンドウからブレンディングエンジンに入力された画像データは OSD
Blank Color Register
（REG[0984h] ∼ REG[0986h]）
で指定された色に置き換わります。
このビットが 0 のとき、OSD ウィンドウの画像データは通常どおり読み出され
ます（非ブランク）
。
このビットが 1 のとき、OSD ウィンドウの画像データは指定の色で「ブランク」
されます。
注
OSD アルファフォーマットが有効（REG[09A0h] のビット 3 ＝ 1）の間に OSD
ウィンドウをブランクにした場合、RGB ブランク色は、OSD Blank Color
Register（REG[0984h] ∼ REG[0986h]）によって指定され、アルファ比は、OSD
Alpha Blend Ratio Register（REG[09A1h]）によって指定されます。
262
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0982h] OSD Window Frame Control/Status Register
Default = 00h
n/a
7
6
Read/Write
OSD フレーム
バッファ 1
レディクリア
（WO）
OSD フレーム
バッファ 0
レディクリア
（WO）
n/a
OSD ウィンドウ
カレント
フレーム
ステータス
（RO）
5
4
3
2
OSD フレーム
バッファ 1
レディ
OSD フレーム
バッファ 0
レディ
1
0
bit 5
OSD フレームバッファ 1 レディクリア（書き込み専用）
このビットは、OSD フレームバッファ 1 レディビット（REG[0982h] のビット 1）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、OSD フレームバッファ 1 レディビットがクリア
されます。
bit 4
OSD フレームバッファ 0 レディクリア（書き込み専用）
このビットは、OSD フレームバッファ 0 レディビット（REG[0982h] のビット 0）
を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、OSD フレームバッファ 0 レディビットがクリア
されます。
bit 2
OSD ウィンドウカレントフレームステータス（読み出し専用）
このビットは、ブレンディングエンジンによって現在読み出されている OSD フ
レームバッファを示します。
このビットが 0 のとき、OSD フレームバッファ 0 がブレンディングエンジンに
よって読み出されています。
このビットが 1 のとき、OSD フレームバッファ 1 がブレンディングエンジンに
よって読み出されています。
注
OSD ウィンドウを無効にして、次に OSD のイネーブルビット（REG[0980h] の
ビット 4）を使用して再び有効にすると、ハードウェアは必ず、カレントフ
レームステータスを 0 に設定し、OSD フレームバッファ 0 レディビットを最
初にチェックします。したがって、OSD ウィンドウを再び有効にする前に、
OSD ウィンドウの画像ストリームをリセットしてバッファ 0 から開始する必
要があり、また OSD フレームバッファ 0/1 レディビットをクリアする必要が
あります（REG[0982h] のビット 5 ∼ 4 を参照）
。さらに OSD フレームバッファ
0 レディビットを 1 に設定する必要があります（REG[0982h] のビット 0 ＝ 1）。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
263
10. レジスタ
bit 1
OSD フレームバッファ 1 レディ
このビットは、OSD ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09DAh] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、OSD フレームバッファ1 の画像デー
タをブレンディングエンジンで読み出せるようになります。いったんこのビッ
トに 1 を設定すると、ブレンディングエンジンによってリセットされるまで 1 の
ままです。
読み出しの場合：
このビットが 0 のとき、OSD フレームバッファ 1 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、OSD フレームバッファ 1 に有効な画像データが含まれ
ています。
bit 0
OSD フレームバッファ 0 レディ
このビットは、OSD ウィンドウダブルバッファがソフトウェア制御用に設定さ
れている（REG[09DAh] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、OSD フレームバッファ0 の画像デー
タをブレンディングエンジンで読み出せるようになります。いったんこのビッ
トに 1 を設定すると、ブレンディングエンジンによってリセットされるまで 1 の
ままです。
読み出しの場合：
このビットが 0 のとき、OSD フレームバッファ 0 に有効な画像データは含まれ
ていません。
このビットが 1 のとき、OSD フレームバッファ 0 に有効な画像データが含まれ
ています。
264
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0984h] OSD Blank Color Blue Register
Default = 00h
Read/Write
OSD ブランク色青色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0985h] OSD Blank Color Green Register
Default = 00h
0
Read/Write
OSD ブランク色緑色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0986h] OSD Blank Color Red Register
Default = 00h
0
Read/Write
OSD ブランク色赤色ビット 7 ∼ 0
7
REG[0986h] bits 7-0
REG[0985h] bits 7-0
REG[0984h] bits 7-0
6
5
4
3
2
1
0
OSD ブランク色赤色ビット [7:0]
OSD ブランク色緑色ビット [7:0]
OSD ブランク色青色ビット [7:0]
OSD ウィンドウブランクビットを設定すると（REG[0980h] のビット 0 ＝ 1）、こ
れらのビットは、ブレンディングエンジンが OSD ウィンドウの画像データを置
き換える色の RGB 成分を指定します。
OSD ウィンドウのピクセルフォーマットが RGB 8:8:8（REG[0980h] のビット 3
∼ 2 ＝ 10）の場合
REG[0986h] のビット 7 ∼ 0 ＝赤色
REG[0985h] のビット 7 ∼ 0 ＝緑色
REG[0984h] のビット 7 ∼ 0 ＝青色
OSD ウィンドウのピクセルフォーマットが RGB 5:6:5（REG[0980h] のビット 3
∼ 2 ＝ 01）の場合
REG[0986h] のビット 7 ∼ 3 ＝赤色
REG[0985h] のビット 7 ∼ 2 ＝緑色
REG[0984h] のビット 7 ∼ 3 ＝青色
OSD ウィンドウのピクセルフォーマットが RGB 3:3:2（REG[0980h] のビット 3
∼ 2 ＝ 00）の場合
REG[0986h] のビット 7 ∼ 5 ＝赤色
REG[0985h] のビット 7 ∼ 5 ＝緑色
REG[0984h] のビット 7 ∼ 6 ＝青色
注
OSD アルファフォーマットが有効（REG[09A0h] のビット 3 ＝ 1）の間に OSD
ウィンドウをブランクにした場合（REG[0980h] のビット 0 ＝ 1）、RGB ブラン
ク色は、OSD Blank Color Register（REG[0984h] ∼ REG[0986h]）によって指定
され、アルファ比は、OSD Alpha Blend Ratio Register（REG[09A1h]）によって
指定されます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
265
10. レジスタ
REG[0988h] OSD Window Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
OSD ウィンドウフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0989h] OSD Window Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
OSD ウィンドウフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[098Ah] OSD Window Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
OSD ウィンドウフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[098Bh] OSD Window Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
OSD ウィンドウフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[098Bh] bits 7-0
REG[098Ah] bits 7-0
REG[0989h] bits 7-0
REG[0988h] bits 7-0
266
6
5
4
3
2
1
0
OSD ウィンドウフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、OSD ウィンドウフレームバッファ 0 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[098Ch] OSD Window Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
OSD ウィンドウフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[098Dh] OSD Window Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
OSD ウィンドウフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[098Eh] OSD Window Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
OSD ウィンドウフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[098Fh] OSD Window Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
OSD ウィンドウフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[098Fh] bits 7-0
REG[098Eh] bits 7-0
REG[098Dh] bits 7-0
REG[098Ch] bits 7-0
6
5
4
3
2
1
0
OSD ウィンドウフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、OSD ウィンドウフレームバッファ 1 のメモリ開始アドレス
を指定します。このバッファはブレンディングエンジンに対する入力画像データ
用に使用されます。これらのビットは、開始アドレスが 8 バイト（64 ビット）区
切りとなるように設定しなければなりません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
267
10. レジスタ
REG[0990h] OSD Window Width Register 0
Default = 40h
Read/Write
OSD ウィンドウ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0991h] OSD Window Width Register 1
Default = 01h
Read/Write
OSD ウィンドウ幅ビット 10 ∼ 8
n/a
7
6
REG[0991h] bits 2-0
REG[0990h] bits 7-0
0
5
4
3
2
1
0
OSD ウィンドウ幅ビット [10:0]
これらのビットは、OSD ウィンドウの幅（ピクセル）を指定します。
注
タイル状フレームモードでは、画像の幅は 8 ピクセルの倍数でなければなりま
せん。
REG[0992h] OSD Window Height Register 0
Default = F0h
Read/Write
OSD ウィンドウ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0993h] OSD Window Height Register 1
Default = 00h
Read/Write
OSD ウィンドウ高さビット 10 ∼ 8
n/a
7
REG[0993h] bits 2-0
REG[0992h] bits 7-0
268
6
5
0
4
3
2
1
0
OSD ウィンドウ高さビット [10:0]
これらのビットは、OSD ウィンドウの高さ（ピクセル）を指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0994h] OSD Window Virtual Width Register 0
Default = 40h
Read/Write
OSD ウィンドウ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0995h] OSD Window Virtual Width Register 1
Default = 01h
Read/Write
OSD ウィンドウ仮想幅ビット 12 ∼ 8
n/a
7
6
REG[0995h] bits 4-0
REG[0994h] bits 7-0
0
5
4
3
2
1
0
OSD ウィンドウ仮想幅ビット [12:0]
これらのビットは、OSD ウィンドウの仮想画像の幅（ピクセル）を指定します。
仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮想ソースウ
インドウの例」を参照してください。
注
1. OSD ウィンドウの仮想幅は、ピクセルフォーマット（bpp）
（REG[0980h] の
ビット 3 ∼ 2 を参照）を乗じた仮想幅が 64 で割り切れるように設定する必
要があります。
2. タイル状フレームモードでは、画像の仮想幅は 8 ピクセルの倍数でなけれ
ばなりません。
REG[0996h] OSD Window X Offset Register 0
Default = 00h
Read/Write
OSD ウィンドウ X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0997h] OSD Window X Offset Register 1
Default = 00h
Read/Write
OSD ウィンドウ X オフセットビット 10 ∼ 8
n/a
7
REG[0997h] bits 2-0
REG[0996h] bits 7-0
6
5
0
4
3
2
1
0
OSD ウィンドウ X オフセットビット [10:0]
これらのビットは、ブレンドモード 0、1、または 2 が選択されているときにの
み効果があります（REG[09A0h] のビット 1 ∼ 0 ＝ 00 または 01 または 10）。こ
れらのビットは、LCD ディスプレイの左上角を基準にしたときの、OSD ウィン
ドウの左上角の X オフセット（ピクセル）を指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
269
10. レジスタ
REG[0998h] OSD Window Y Offset Register 0
Default = 00h
Read/Write
OSD ウィンドウ Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0999h] OSD Window Y Offset Register 1
Default = 00h
Read/Write
OSD ウィンドウ Y オフセットビット 10 ∼ 8
n/a
7
6
REG[0999h] bits 2-0
REG[0998h] bits 7-0
0
5
4
3
2
1
0
OSD ウィンドウ Y オフセットビット [10:0]
これらのビットは、ブレンドモード 0、1、または 2 が選択されているときにの
み効果があります（REG[09A0h] のビット 1 ∼ 0 ＝ 00 または 01 または 10）。こ
れらのビットは、LCD ディスプレイの左上角を基準にしたときの、OSD ウィン
ドウの左上角の Y オフセット（ピクセル）を指定します。
REG[099Ah] OSD Input X Offset Register 0
Default = 00h
Read/Write
OSD 入力 X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[099Bh] OSD Input X Offset Register 1
Default = 00h
Read/Write
OSD 入力 X オフセットビット 12 ∼ 8
n/a
7
6
REG[099Bh] bits 4-0
REG[099Ah] bits 7-0
0
5
4
3
2
1
0
OSD 入力 X オフセットビット [12:0]
これらのビットは、OSD ウィンドウの仮想画像の左上角を基準にしたときの、
OSD ウィンドウの左上角の X オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
REG[099Ch] OSD Input Y Offset Register 0
Default = 00h
Read/Write
OSD 入力 Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[099Dh] OSD Input Y Offset Register 1
Default = 00h
Read/Write
OSD 入力 Y オフセットビット 12 ∼ 8
n/a
7
REG[099Dh] bits 4-0
REG[099Ch] bits 7-0
270
6
0
5
4
3
2
1
0
OSD 入力 Y オフセットビット [12:0]
これらのビットは、OSD ウィンドウの仮想画像の左上角を基準にしたときの、
OSD ウィンドウの左上角の Y オフセット（ピクセル）を指定します。仮想ソー
スウィンドウを示す例については、486 ページの図 13-9「仮想ソースウインドウ
の例」を参照してください。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09A0h] Blending Engine Control Register
Default = 00h
Reserved
7
bit 7
n/a
6
5
Read/Write
ARGB 1:5:5:5
アルファ比の
選択
OSD アルファ
フォーマットの
イネーブル
AUX が上
4
3
2
ブレンドモード選択ビット 1 ∼ 0
1
0
Reserved
このビットは 0 に設定する必要があります。
bit 4
ARGB 1:5:5:5 アルファ比の選択
OSD ウィンドウを ARGB 1:5:5:5 用に設定するとき（REG[09A0h] のビット 3 ＝
1 および REG[0980h] のビット 3 ∼ 2 ＝ 01）、このビットは、1 ビットアルファ値
が 1 のときに OSD ウィンドウのアルファブレンドに使用する比を選択します。1
ビットアルファ値が 0 のとき、比は 00%（00h）です。
このビットが 0 のとき、ARGB 1:5:5:5 の 8 ビットアルファブレンド比は 50%
（80h）です。
このビットが 1 のとき、ARGB 1:5:5:5 の 8 ビットアルファブレンド比は 75%
（C0h）です。
bit 3
OSD アルファフォーマットのイネーブル
このビットは、OSD ウィンドウのアルファブレンドに使用する方法を決定しま
す。
このビットが 0 のとき、OSD ウィンドウのピクセルフォーマットは非アルファ
です（RGB 3:3:2、RGB 5:6:5、または RGB 8:8:8。REG[0980h] のビット 3 ∼ 2 を
参照）。このモードでは、OSD ウィンドウは、OSD Alpha Blend Ratio Register
（REG[09A1h]）で指定したような共通アルファ比を使用してアルファブレンドさ
れます。
このビットが 1 のとき、OSD ウィンドウのピクセルフォーマットはアルファで
す（ARGB 4:4:4:4、ARGB 1:5:5:5、または ARGB 8:5:6:5。REG[0980h] のビット
3 ∼ 2 を参照）。このモードでは、OSD ウィンドウは、各ピクセルのアルファ比
を使用してアルファブレンドされます。
注
1. OSD アルファフォーマットが有効の間に OSD ウィンドウをブランクにし
た場合（REG[0980h] のビット 0 ＝ 1）、RGB ブランク色は、OSD Blank Color
Register（REG[0984h] ∼ REG[0986h]）によって指定され、アルファ比は、
OSD Alpha Blend Ratio Register（REG[09A1h]）によって指定されます。
2. OSD アルファフォーマットが有効で、OSD 透過機能が有効の場合
（REG[09A7h]のビット7＝1）、
ピクセル値のRGB成分だけが比較されます。
bit 2
AUX が上
このビットは、ブレンドモード 0 が選択されているときにのみ効果があります
（REG[09A0h] のビット 1 ∼ 0 ＝ 00）。このビットは、
AUX と OSD のどちらのウィ
ンドウが上に表示されるかを決定します。
このビットが 0 のとき、OSD ウィンドウが AUX ウィンドウの上に表示されます。
このビットが 1 のとき、AUX ウィンドウが OSD ウィンドウの上に表示されます。
注
AUX ウィンドウが上に表示されるとき、OSD ウィンドウは MAIN ウィンドウ
とのみアルファブレンドされます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
271
10. レジスタ
ブレンドモード選択ビット [1:0]
これらのビットは、ブレンディングエンジンの動作モードを選択します。各モー
ドの詳細については、478 ページの 13.2.2「ブレンディングエンジン」を参照し
てください。
bits 1-0
表 10-38 ブレンドモードの選択
REG[09A0h] のビット 1 ∼ 0
ブレンド
モード
CH1OUT
CH2OUT
OSDOUT
00
0
MAIN ＋ AUX ＋ OSD
オフ
オフ
01
1
MAIN ＋ OSD
AUX
オフ
10
2
MAIN
AUX ＋ OSD
Off
11
3
MAIN
AUX
OSD
REG[09A1h] OSD Alpha Blend Ratio Register
Default = FFh
Read/Write
OSD アルファブレンド比ビット 7 ∼ 0
7
bits 7-0
6
5
4
3
2
1
0
OSD アルファブレンド比ビット [7:0]
OSD アルファフォーマットを無効にすると（REG[09A0h] のビット 3 ＝ 0）
、OSD
ウィンドウは、これらのビットによって指定される共通アルファ比を使用してア
ルファブレンドされます。アルファ値が FFh のとき、OSD ウィンドウは完全に
表示されます。アルファ値が 00h のとき、OSD ウィンドウはオフになります。ア
ルファ値が 0 から 0 以外に変化した場合、OSD ウィンドウがオンになるので、
OSD ウィンドウとそのソース画像ストリームとの間のフレームダブルバッファ
がバッファ0にて再開できるようにソフトウェアによって配慮する必要がありま
す（REG[0982h] のビット 2 の注を参照）。
OSD ウィンドウがブランクされているとき（REG[0980h] のビット 0 が 1）、これ
らのビットはすべての OSD ウィンドウのピクセルフォーマットに対するアル
ファブレンド比を指定します。RGB 3:3:2、RGB 5:6:5、RGB 8:8:8、および ARGB
8:5:6:5 のフォーマット（REG[09A0h] のビット 3 および REG[0980h] のビット 3
∼ 2 を参照）については、このレジスタのビット 7 ∼ 0 をアルファブレンド比と
して使用します。ARGB 1:5:5:5 については、このレジスタのビット 7 を 1 ビット
アルファブレンド比として使用します。ARGB 4:4:4:4 については、このレジスタ
のビット 7 ∼ 4 を 4 ビットアルファブレンド比として使用します。
272
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09A2h] Camera I2C Data Register
Default = 0Xh
Read Only
n/a
7
6
5
4
3
2
I2C SDA 端子
ステータス
I2C SCL 端子
ステータス
1
0
bit 1
I2C SDA 端子ステータス（読み出し専用）
このビットは、I2C インタフェースに使用される SDA 端子の入力ステータスを
示します。
このビットが 0 のとき、SDA 端子は 0（Low）です。
このビットが 1 のとき、SDA 端子は 1（High）です。
bit 0
I2C SCL 端子ステータス（読み出し専用）
このビットは、I2C インタフェースに使用される SCL 端子の入力ステータスを
示します。
このビットが 0 のとき、SCL 端子は 0（Low）です。
このビットが 1 のとき、SCL 端子は 1（High）です。
REG[09A3h] Camera I2C Output Enable Register
Default = 03h
Read/Write
n/a
7
6
5
4
3
2
I2C SDA 出力の
イネーブル
I2C SCL 出力の
イネーブル
1
0
bit 1
I2C SDA 出力のイネーブル
このビットは、I2C インタフェース用の SDA 端子出力を制御します。
このビットが 0 のとき、I2C SDA 端子は有効で Low に駆動されます。
このビットが 1 のとき、I2C SDA 端子は無効でトライステート（ハイインピーダ
ンス）となり、High にプルアップされます。
bit 0
I2C SCL 出力のイネーブル
このビットは、I2C インタフェース用の SCL 端子出力を制御します。
このビットが 0 のとき、I2C SCL 端子は有効で Low に駆動されます。
このビットが 1 のとき、I2C SCL 端子は無効でトライステート（ハイインピーダ
ンス）となり、High にプルアップされます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
273
10. レジスタ
REG[09A4h] OSD Transparency Color Blue Register
Default = 00h
Read/Write
OSD 透過色青色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09A5h] OSD Transparency Color Green Register
Default = 00h
0
Read/Write
OSD 透過色緑色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09A6h] OSD Transparency Color Red Register
Default = 00h
0
Read/Write
OSD 透過色赤色ビット 7 ∼ 0
7
REG[09A6h] bits 7-0
REG[09A5h] bits 7-0
REG[09A4h] bits 7-0
6
5
4
3
2
1
0
OSD 透過色赤色ビット [7:0]
OSD 透過色緑色ビット [7:0]
OSD 透過色青色ビット [7:0]
これらのビットは、OSD 透過機能が有効のときにのみ効果があります
（REG[09A7h] のビット 7 ＝ 1）。これらのビットは OSD ウィンドウの透過色の
RGB 成分を指定します。この成分を OSD ウィンドウのピクセルと比較し、OSD
ウィンドウのピクセルを表示するのか、あるいは「背景」ピクセルを表示するの
かを決定します。
ピクセルフォーマットが RGB 8:8:8 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 0 ＝赤色
REG[09A5h] のビット 7 ∼ 0 ＝緑色
REG[09A4h] のビット 7 ∼ 0 ＝青色
ピクセルフォーマットが RGB 5:6:5 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 3 ＝赤色
REG[09A5h] のビット 7 ∼ 2 ＝緑色
REG[09A4h] のビット 7 ∼ 3 ＝青色
ピクセルフォーマットが RGB 3:3:2 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 5 ＝赤色
REG[09A5h] のビット 7 ∼ 5 ＝緑色
REG[09A4h] のビット 7 ∼ 6 ＝青色
ピクセルフォーマットが ARGB 8:5:6:5 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 3 ＝赤色
REG[09A5h] のビット 7 ∼ 2 ＝緑色
REG[09A4h] のビット 7 ∼ 3 ＝青色
ピクセルフォーマットが ARGB 1:5:5:5 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 3 ＝赤色
REG[09A5h] のビット 7 ∼ 3 ＝緑色
REG[09A4h] のビット 7 ∼ 3 ＝青色
274
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
ピクセルフォーマットが ARGB 4:4:4:4 の場合（REG[09A0h] のビット 3 および
REG[0980h] のビット 3 ∼ 2 を参照）
REG[09A6h] のビット 7 ∼ 4 ＝赤色
REG[09A5h] のビット 7 ∼ 4 ＝緑色
REG[09A4h] のビット 7 ∼ 4 ＝青色
注
OSD アルファフォーマットが有効で（REG[09A0h] のビット 3 ＝ 1）、OSD 透
過機能が有効の場合（REG[09A7h] のビット 7 ＝ 1）、ピクセル値の RGB 成分
だけが比較されます。
REG[09A7h] OSD Transparency Enable Register
Default = 00h
OSD 透過機能の
イネーブル
7
bit 7
Read/Write
n/a
6
5
4
3
2
1
0
OSD 透過機能のイネーブル
このビットは OSD ウィンドウの透過機能を制御します。透過色は、OSD
Transparency Color Register（REG[09A4h] ∼ REG[09A6h]）で指定されます。
このビットが 0 のとき、OSD 透過機能は無効です。
このビットが 1 のとき、OSD 透過機能は有効です。
注
OSD アルファフォーマットが有効で（REG[09A0h] のビット 3 ＝ 1）、OSD 透
過機能が有効の場合、ピクセル値の RGB 成分だけが比較されます。
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（Rev. 1.7）
EPSON
275
10. レジスタ
10.4.12 画像フェッチャ設定レジスタ
REG[09AAh] Image Fetcher Input X Offset Register 0
Default = 00h
Read/Write
画像フェッチャ入力 X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09ABh] Image Fetcher Input X Offset Register 1
Default = 00h
6
REG[09ABh] bits 4-0
REG[09AAh] bits 7-0
Read/Write
画像フェッチャ入力 X オフセットビット 12 ∼ 8
n/a
7
0
5
4
3
2
1
0
画像フェッチャ入力 X オフセットビット [12:0]
これらのビットは、画像フェッチャウィンドウの仮想画像の左上角を基準にした
ときの、画像フェッチャウィンドウの左上角の X オフセット（ピクセル）を指
定します。仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮
想ソースウインドウの例」を参照してください。
REG[09ACh] Image Fetcher Input Y Offset Register 0
Default = 00h
Read/Write
画像フェッチャ入力 Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09ADh] Image Fetcher Input Y Offset Register 1
Default = 00h
REG[09ADh] bits 4-0
REG[09ACh] bits 7-0
276
6
Read/Write
画像フェッチャ入力 Y オフセットビット 12 ∼ 8
n/a
7
0
5
4
3
2
1
0
画像フェッチャ入力 Y オフセットビット [12:0]
これらのビットは、画像フェッチャウィンドウの仮想画像の左上角を基準にした
ときの、画像フェッチャウィンドウの左上角の Y オフセット（ピクセル）を指
定します。仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮
想ソースウインドウの例」を参照してください。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09B0h] Image Fetcher Control Register
Default = 00h
Read/Write
画像フェッチャ
ラインダブルの
イネーブル
画像フェッチャ
水平反転
画像フェッチャ
垂直反転
画像フェッチャ
のイネーブル
7
6
5
4
n/a
3
2
画像フェッチャ
モード
画像フェッチャ
ブランク
1
0
bit 7
画像フェッチャラインダブルのイネーブル
このビットは、「ラインダブル」モードを制御します。このモードは通常、カメ
ラインタフェースからのインターレース画像を表示する場合に使用されます。
ラインダブル機能を有効にすると、SDRAM に格納された入力画像の各ラインを
2 回読み出します。
このビットが 0 のとき、画像フェッチャのラインダブル機能は無効です。
このビットが 1 のとき、画像フェッチャのラインダブル機能は有効です。
bit 6
画像フェッチャ水平反転
このビットは、画像フェッチャから入力された画像データを Y 軸（水平）を中
心として反転するかどうかを決定します。画像フェッチャが「タイル状フレー
ム」モードを使用するとき（REG[09B0h] のビット 1 ＝ 1）
、このビットを 0 に設
定する必要があります。
このビットが 0 のとき、画像フェッチャの画像データは水平に反転しません（無
効）
。
このビットが1のとき、画像フェッチャの画像データは水平に反転します
（有効）。
bit 5
画像フェッチャ垂直反転
このビットは、画像フェッチャから入力された画像データを X 軸（垂直）を中
心として反転するかどうかを決定します。画像フェッチャが「タイル状フレー
ム」モードを使用するとき（REG[09B0h] のビット 1 ＝ 1）
、このビットを 0 に設
定する必要があります。
このビットが 0 のとき、画像フェッチャの画像データは垂直に反転しません（無
効）
。
このビットが1のとき、画像フェッチャの画像データは垂直に反転します
（有効）。
bit 4
画像フェッチャのイネーブル
このビットは、画像フェッチャの画像データを表示するのか（有効）または表示
しないのか（無効）を制御します。
このビットが 0 のとき、画像フェッチャは無効です。
このビットが 1 のとき、画像フェッチャは有効です。
注
画像フェッチャでハードウェアフレーム制御を選択した場合（REG[09DBh] の
ビット 0 ＝ 1）
、画像フェッチャを無効にできるようにするには、この制御を
無効にしておく必要があります。以下のシーケンスを推奨します。
1. ハードウェアフレーム制御を無効にします（REG[09DBh] のビット 0 ＝ 0）。
2. 1 フレーム待ちます。
3. 画像フェッチャを無効にします（REG[09B0h] のビット 4 ＝ 0）。
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EPSON
277
10. レジスタ
bit 1
画像フェッチャモード
このビットは、画像フェッチャの画像データをどのようにメモリに格納するのか
を指定します。メモリ格納方式の詳細については、493 ページの 13.3「フレーム
のメモリ格納方式」を参照してください。
このビットが 0 のとき、画像フェッチャは、
「ラインバイライン」モードを使用
して SDRAM から読み出します。
このビットが 1 のとき、画像フェッチャは、
「タイル状フレーム」モードを使用
して SDRAM から読み出します。
注
タイル状フレームモードでは、画像の幅が 8 ピクセルの倍数でなければなりま
せん。また画像フェッチャの画像データを反転してはなりません（REG[09B0h]
のビット 6 ＝ 0 およびビット 5 ＝ 0）。
bit 0
278
画像フェッチャブランク
このビットは画像フェッチャのブランク機能を制御します。ブランク機能によ
り、画像フェッチャからの画像データは Image Fetcher Blank Color Register
（REG[09B4h] ∼ REG[09B6h]）で指定された色に置き換わります。
このビットが 0 のとき、画像フェッチャの画像データは通常どおり読み出されま
す（非ブランク）
。
このビットが 1 のとき、画像フェッチャの画像データは指定の色で「ブランク」
されます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09B2h] Image Fetcher Frame Control/Status Register
Default = 00h
n/a
7
6
画像フェッチャ
フレーム
バッファ 1
レディクリア
（WO）
画像フェッチャ
フレーム
バッファ 0
レディクリア
（WO）
5
4
Read/Write
n/a
画像フェッチャ
カレント
フレーム
ステータス
（RO）
画像フェッチャ
フレーム
バッファ 1
レディ
画像フェッチャ
フレーム
バッファ 0
レディ
3
2
1
0
bit 5
画像フェッチャフレームバッファ 1 レディクリア（書き込み専用）
このビットは、画像フェッチャフレームバッファ 1 レディビット（REG[09B2h]
のビット 1）を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、画像フェッチャフレームバッファ 1 レディビット
がクリアされます。
bit 4
画像フェッチャフレームバッファ 0 レディクリア（書き込み専用）
このビットは、画像フェッチャフレームバッファ 0 レディビット（REG[09B2h]
のビット 0）を手動でクリアする場合に使用されます。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、画像フェッチャフレームバッファ 0 レディビット
がクリアされます。
bit 2
画像フェッチャカレントフレームステータス（読み出し専用）
このビットは、現在読み出されている画像フェッチャフレームバッファを示しま
す。
このビットが 0 のとき、画像フェッチャフレームバッファ 0 が読み出されていま
す。
このビットが 1 のとき、画像フェッチャフレームバッファ 1 が読み出されていま
す。
注
画像フェッチャを無効にして、次に画像フェッチャのイネーブルビット
（REG[09B0h] のビット 4）を使用して再び有効にすると、ハードウェアは必ず、
カレントフレームステータスを 0 に設定し、画像フェッチャフレームバッファ
0 レディビットを最初にチェックします。したがって、画像フェッチャを再び
有効にする前に、画像フェッチャの画像ストリームをリセットしてバッファ 0
から開始する必要があり、また画像フェッチャフレームバッファ 0/1 レディ
ビットをクリアする必要があります（REG[09B2h] のビット 5 ∼ 4 を参照）。さ
らに画像フェッチャフレームバッファ0 レディビットを 1 に設定する必要があ
ります（REG[09B2h] のビット 0 ＝ 1）
。
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（Rev. 1.7）
EPSON
279
10. レジスタ
bit 1
画像フェッチャフレームバッファ 1 レディ
このビットは、画像フェッチャダブルバッファがソフトウェア制御用に設定され
ている（REG[09DBh] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、画像フレームバッファ 1 の画像デー
タを読み出せるようになります。いったんこのビットを 1 に設定すると、フレー
ムバッファ1 からフレームバッファ0 に読み出しを切り替えるときに画像フェッ
チャがリセットするまで 1 のままです。
読み出しの場合：
このビットが 0 のとき、画像フェッチャフレームバッファ 1 に有効な画像データ
は含まれていません。
このビットが 1 のとき、画像フェッチャフレームバッファ 1 に有効な画像データ
が含まれています。
bit 0
画像フェッチャフレームバッファ 0 レディ
このビットは、画像フェッチャダブルバッファがソフトウェア制御用に設定され
ている（REG[09DBh] のビット 0 ＝ 0）ときにのみ効果があります。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと 1 に設定され、画像フレームバッファ 0 の画像デー
タを読み出せるようになります。いったんこのビットを 1 に設定すると、フレー
ムバッファ0 からフレームバッファ1 に読み出しを切り替えるときに画像フェッ
チャがリセットするまで 1 のままです。
読み出しの場合：
このビットが 0 のとき、画像フェッチャフレームバッファ 0 に有効な画像データ
は含まれていません。
このビットが 1 のとき、画像フェッチャフレームバッファ 0 に有効な画像データ
が含まれています。
280
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09B4h] Image Fetcher Blank Color Blue Register
Default = 00h
Read/Write
画像フェッチャブランク色青色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09B5h] Image Fetcher Blank Color Green Register
Default = 00h
0
Read/Write
画像フェッチャブランク色緑色ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09B6h] Image Fetcher Blank Color Red Register
Default = 00h
0
Read/Write
画像フェッチャブランク色赤色ビット 7 ∼ 0
7
REG[09B6h] bits 7-0
REG[09B5h] bits 7-0
REG[09B4h] bits 7-0
6
5
4
3
2
1
0
画像フェッチャブランク色赤色ビット [7:0]
画像フェッチャブランク色緑色ビット [7:0]
画像フェッチャブランク色青色ビット [7:0]
画像フェッチャブランクビットを設定すると（REG[09B0h] のビット 0 ＝ 1）、こ
れらのビットは、画像フェッチャが画像データを置き換える色の RGB 成分を指
定します。画像フェッチャのピクセルフォーマットは、CH1IN ピクセルフォー
マット REG[4062h] のビット 2 ∼ 0 で決まることに留意してください。
画像フェッチャのピクセルフォーマットが RGB 8:8:8（REG[4062h] のビット 2 ∼
0 ＝ 010）の場合
REG[09B6h] のビット 7 ∼ 0 ＝赤色
REG[09B5h] のビット 7 ∼ 0 ＝緑色
REG[09B4h] のビット 7 ∼ 0 ＝青色
画像フェッチャのピクセルフォーマットが RGB 5:6:5（REG[4062h] のビット 2 ∼
0 ＝ 001）の場合
REG[09B6h] のビット 7 ∼ 3 ＝赤色
REG[09B5h] のビット 7 ∼ 2 ＝緑色
REG[09B4h] のビット 7 ∼ 3 ＝青色
画像フェッチャのピクセルフォーマットが RGB 3:3:2（REG[4062h] のビット 2 ∼
0 ＝ 000）の場合
REG[09B6h] のビット 7 ∼ 5 ＝赤色
REG[09B5h] のビット 7 ∼ 5 ＝緑色
REG[09B4h] のビット 7 ∼ 6 ＝青色
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
281
10. レジスタ
REG[09B8h] Image Fetcher Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
画像フェッチャフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09B9h] Image Fetcher Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
画像フェッチャフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09BAh] Image Fetcher Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
画像フェッチャフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09BBh] Image Fetcher Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
画像フェッチャフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[09BBh] bits 7-0
REG[09BAh] bits 7-0
REG[09B9h] bits 7-0
REG[09B8h] bits 7-0
282
6
5
4
3
2
1
0
画像フェッチャフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、画像フェッチャフレームバッファ 0 のメモリ開始アドレスを
指定します。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切り
となるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09BCh] Image Fetcher Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
画像フェッチャフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09BDh] Image Fetcher Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
画像フェッチャフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09BEh] Image Fetcher Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
画像フェッチャフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09BFh] Image Fetcher Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
画像フェッチャフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[09BFh] bits 7-0
REG[09BEh] bits 7-0
REG[09BDh] bits 7-0
REG[09BCh] bits 7-0
6
5
4
3
2
1
0
画像フェッチャフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、画像フェッチャフレームバッファ 1 のメモリ開始アドレスを
指定します。これらのビットは、開始アドレスが 8 バイト（64 ビット）区切り
となるように設定しなければなりません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
283
10. レジスタ
REG[09C0h] Image Fetcher Width Register 0
Default = 40h
Read/Write
画像フェッチャ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09C1h] Image Fetcher Width Register 1
Default = 01h
Read/Write
画像フェッチャ幅ビット 10 ∼ 8
n/a
7
6
REG[09C1h] bits 2-0
REG[09C0h] bits 7-0
0
5
4
3
2
1
0
画像フェッチャ幅ビット [10:0]
これらのビットは、画像フェッチャ画像の幅（ピクセル）を指定します。
REG[09C2h] Image Fetcher Height Register 0
Default = F0h
Read/Write
画像フェッチャ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09C3h] Image Fetcher Height Register 1
Default = 00h
Read/Write
画像フェッチャ高さビット 10 ∼ 8
n/a
7
6
REG[09C3h] bits 2-0
REG[09C2h] bits 7-0
5
0
4
3
2
1
0
画像フェッチャ高さビット [10:0]
これらのビットは、画像フェッチャ画像の高さ（ピクセル）を指定します。
REG[09C4h] Image Fetcher Virtual Width Register 0
Default = 40h
Read/Write
画像フェッチャ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09C5h] Image Fetcher Virtual Width Register 1
Default = 01h
Read/Write
画像フェッチャ仮想幅ビット 12 ∼ 8
n/a
7
REG[09C5h] bits 4-0
REG[09C4h] bits 7-0
0
6
5
4
3
2
1
0
画像フェッチャ仮想幅ビット [12:0]
これらのビットは、画像フェッチャの仮想画像の幅（ピクセル）を指定します。
仮想ソースウィンドウを示す例については、486 ページの図 13-9「仮想ソースウ
インドウの例」を参照してください。
注
画像フェッチャの仮想幅は、ピクセルフォーマット（bpp）
（REG[4062h] のビッ
ト 2 ∼ 0 を参照）を乗じた仮想幅が 64 で割り切れるように設定する必要があ
ります。
284
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.13 LCD 設定レジスタ
REG[09C8h] LCD Control A Register
Default = F0h
Read/Write
カメラ 2 フレーム
ライト空き状態
（RO）
カメラ 1 フレーム
ライト空き状態
（RO）
CH1OUT ライト
バックフレーム
ライト空き状態
（RO）
ワープライト
バックフレーム
ライト空き状態
（RO）
OSDIN ソースの
選択
CH2IN ソースの
選択
7
6
5
4
3
2
CH1IN ソース選択ビット 1 ∼ 0
1
0
bit 7
カメラ 2 フレームライト空き状態（読み出し専用）
このビットは、カメラ 2 ライタが SDRAM にフレームを書き込んでいるかどうか
を示します。
このビットが 0 のとき、カメラ 2 ライタは SDRAM にフレームを書き込み中です。
このビットが 1 のとき、カメラ 2 ライタは空き状態です。（デフォルト）
bit 6
カメラ 1 フレームライト空き状態（読み出し専用）
このビットは、カメラ 1 ライタが SDRAM にフレームを書き込んでいるかどうか
を示します。
このビットが 0 のとき、カメラ 1 ライタは SDRAM にフレームを書き込み中です。
このビットが 1 のとき、カメラ 1 ライタは空き状態です。（デフォルト）
bit 5
CH1OUT ライトバックフレームライト空き状態（読み出し専用）
このビットは、CH1OUT ライトバックが SDRAM にフレームを書き込んでいる
かどうかを示します。CH1OUT ライトバックに関する詳細については、490 ペー
ジの 13.2.4「CH1OUT ライトバック部」を参照してください。
このビットが 0 のとき、CH1OUT ライトバックは SDRAM にフレームを書き込
み中です。
このビットが 1 のとき、CH1OUT ライトバックは空き状態です。（デフォルト）
bit 4
ワープライトバックフレームライト空き状態（読み出し専用）
このビットは、ワープライトバックが SDRAM にフレームを書き込んでいるかど
うかを示します。ワープライトバックに関する詳細については、490 ページの
13.2.5「ワープ用ライトバック部」を参照してください。
このビットが 0 のとき、ワープライトバックは SDRAM にフレームを書き込み中
です。
このビットが 1 のとき、ワープライトバックは空き状態です。（デフォルト）
bit 3
OSDIN ソースの選択
このビットは LCD コントローラ入力 OSDIN に使用されるブレンディングエンジ
ン出力ソースを選択します。
このビットが 0 のとき、OSDOUT は OSDIN のソースです。
このビットが 1 のとき、CH1OUT は OSDIN のソースです（注を参照）
。
注
LCD コントローラの入力チャネルの 1 つだけがソースとして CH1OUT を持つこ
とができます。可能な設定の一覧については、
286ページの表10-39
「CH1/CH2/OSD
入力ソースの選択」を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
285
10. レジスタ
CH2IN ソースの選択
このビットは LCD コントローラ入力 CH2IN に使用されるブレンディングエンジ
ン出力ソースを選択します。
このビットが 0 のとき、CH2OUT は CH2IN のソースです。
このビットが 1 のとき、CH1OUT は CH2IN のソースです（注を参照）。
bit 2
注
LCD コントローラの入力チャネルの 1 つだけがソースとして CH1OUT を持つこ
とができます。
可能な設定の一覧については、
286 ページの表 10-39
「CH1/CH2/OSD
入力ソースの選択」を参照してください。
bits 1-0
CH1IN ソース選択ビット [1:0]
これらのビットは LCD コントローラ入力 CH1IN に使用される出力ソースを選択
します。
注
LCD コントローラの入力チャネルの 1 つだけがソースとして CH1OUT を持つこ
とができます。
可能な設定の一覧については、
286 ページの表 10-39
「CH1/CH2/OSD
入力ソースの選択」を参照してください。
表 10-39 CH1/CH2/OSD 入力ソースの選択
REG[09C8h] の
ビット 1 ∼ 0
REG[09C8h] の
ビット 2
0
00
1
0
01
1
0
10
1
11
286
Xb
REG[09C8h] の
ビット 3
CH1IN ソース
CH2IN ソース
OSDIN ソース
0
CH1OUT
CH2OUT
OSDOUT
1
Reserved
0
Reserved
1
Reserved
0
1
ワープ
CH2OUT
0
CH1OUT
1
Reserved
0
1
画像フェッチャ
CH2OUT
0
CH1OUT
1
Reserved
Xb
Reserved
EPSON
OSDOUT
CH1OUT
OSDOUT
OSDOUT
CH1OUT
OSDOUT
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09CAh] LCD Control B Register
Default = 00h
Read/Write
ワープライト
バックモード
Reserved
ワープライト
バック垂直反転
ワープライト
バック手動
トリガ（WO）
7
6
5
4
bit 7
CH1OUT ライト
バック手動
トリガ（WO）
3
n/a
2
1
0
ワープライトバックモード
このビットは、ワープ出力を SDRAM にライトバックするときにのみ効果があり
ます（REG[09CAh] のビット 6 ＝ 1）。このビットは、ワープライトバックの画像
データをどのようにメモリに格納するのかを指定します。メモリ格納方式の詳
細については、493 ページの 13.3「フレームのメモリ格納方式」を参照してくだ
さい。
このビットが 0 のとき、ワープライトバックは、
「ラインバイライン」モードを
使用して SDRAM に書き込みます。
このビットが 1 のとき、ワープライトバックは、
「タイル状フレーム」モードを
使用して SDRAM に書き込みます。
注
タイル状フレームモードでは、画像の幅が 8 ピクセルの倍数でなければなりま
せん。またワープライトバックの画像データを反転してはなりません
（REG[09CAh] のビット 5 ＝ 0）。
bit 6
Reserved
HUD ／ワープエンジンを使用するときには、このビットを 1 に設定する必要が
あります。
bit 5
ワープライトバック垂直反転
このビットは、ワープ出力を SDRAM にライトバックするときにのみ効果があり
ます（REG[09CAh] のビット 6 ＝ 1）。このビットは、ワープロジックから出力さ
れた画像データを X 軸（垂直）を中心として反転するかどうかを決定します。
ワープライトバックが「タイル状フレーム」モードを使用するとき（REG[09CAh]
のビット 7 ＝ 1）、このビットを 0 に設定する必要があります。
このビットが 0 のとき、ワープ画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、ワープ画像データは垂直に反転します（有効）
。
bit 4
ワープライトバック手動トリガ（書き込み専用）
このビットは、ワープライトバックロジックに別のフレームを処理させて
SDRAM に格納させる手動トリガです。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、ワープライトバックロジックに別のフレームを処
理させます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
287
10. レジスタ
CH1OUT ライトバック手動トリガ（書き込み専用）
このビットは、CH1OUT ライトバックロジックに別のフレームを処理させて
SDRAM に格納させる手動トリガです。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、CH1OUT ライトバックロジックに別のフレーム
を処理させます。
bit 3
注
別のフレームを処理するために CH1OUT ライトバックを手動でトリガしても、
MAIN フレームバッファは切り替わりません。
REG[09D0h] Warp Writeback Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
ワープライトバックフレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09D1h] Warp Writeback Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
ワープライトバックフレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09D2h] Warp Writeback Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
ワープライトバックフレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09D3h] Warp Writeback Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
ワープライトバックフレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[09D3h] bits 7-0
REG[09D2h] bits 7-0
REG[09D1h] bits 7-0
REG[09D0h] bits 7-0
288
6
5
4
3
2
1
0
ワープライトバックフレームバッファ 0 のアドレスビット [31:0]
これらのビットは、ワープライトバックフレームバッファ 0 のメモリ開始アドレ
スを指定します。このバッファはワープロジックによって処理された画像データ
を SDRAM にライトバックする場合に使用されます。これらのビットは、開始ア
ドレスが 8 バイト（64 ビット）区切りとなるように設定しなければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09D4h] Warp Writeback Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
ワープライトバックフレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09D5h] Warp Writeback Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
ワープライトバックフレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09D6h] Warp Writeback Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
ワープライトバックフレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09D7h] Warp Writeback Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
ワープライトバックフレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[09D7h] bits 7-0
REG[09D6h] bits 7-0
REG[09D5h] bits 7-0
REG[09D4h] bits 7-0
6
5
4
3
2
1
0
ワープライトバックフレームバッファ 1 のアドレスビット [31:0]
これらのビットは、ワープライトバックフレームバッファ 1 のメモリ開始アドレ
スを指定します。このバッファはワープロジックによって処理された画像データ
を SDRAM にライトバックする場合に使用されます。これらのビットは、開始ア
ドレスが 8 バイト（64 ビット）区切りとなるように設定しなければなりません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
289
10. レジスタ
REG[09D8h] LCD Frame Control A Register 0
Default = 00h
n/a
7
bits 6-4
Read/Write
MAIN ウィンドウハードウェアフレーム制御ソースビット
2∼0
6
5
4
MAIN ウィンドウ
HW/SW フレーム
制御
n/a
3
2
1
0
MAIN ウィンドウハードウェアフレーム制御ソースビット [2:0]
MAINウィンドウに対してハードウェアフレーム制御を選択すると（REG[09D8h]
のビット 0 ＝ 1）、これらのビットは、REG[0942h] の MAIN ウィンドウフレーム
制御ステータスビットを設定する制御ソース（すなわちプロデューサ）を決定し
ます。
表 10-40 MAIN ウィンドウハードウェアフレームソースの選択
bit 0
REG[09D8h] のビット 6 ∼ 4
フレームソース
000
カメラ 1
001
カメラ 2
010
Reserved
011
ワープライトバック
100 ∼ 111
スプライトエンジン
MAIN ウィンドウ HW/SW フレーム制御
このビットは、MAIN ウィンドウのダブルバッファフレーム制御がハードウェア
またはソフトウェアのいずれによって行われるのかを決定します。ハードウェ
アフレーム制御を選択すると、制御ソース（すなわちプロデューサ）は、
REG[09D8h] のビット 6 ∼ 4 によって選択されたとおり、直接 REG[0942h] のフ
レーム制御ステータスビットを設定します。ソフトウェアフレーム制御を選択
すると、ソフトウェアによってフレーム制御ステータスビットを設定する必要が
あります。フレーム制御とダブルバッファに関する詳細については、495 ページ
の 13.4「フレームダブルバッファリング処理」を参照してください。
このビットが 0 のとき、ソフトウェアフレーム制御が選択されます。
このビットが 1 のとき、ハードウェアフレーム制御が選択されます。
注
1. カメラ 1 またはカメラ 2 がダブルバッファ手法 1 を使用し
（REG[09F6h]/[09FEh] のビット 7 ＝ 1）、かつ MAIN ウィンドウのフレーム
ソースとしてカメラ 1 またはカメラ 2 を選択しているとき、このビットの
設定は無視されハードウェアフレーム制御が使用されます。
2. MAIN ウィンドウのフレームソースがダブルバッファされている場合
（REG[09DCh] を参照）、MAIN ウィンドウのフレーム制御設定を変更する
前に、フレームソースのダブルバッファを無効にしておく必要があります。
いったん設定を変更すれば、フレームソースのダブルバッファを再び有効
にすることができます。
290
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09D9h] LCD Frame Control A Register 1
Default = 00h
n/a
7
bits 6-4
Read/Write
AUX ウィンドウハードウェアフレーム制御ソース
ビット 2 ∼ 0
6
5
AUX ウィンドウ
HW/SW フレーム
制御
n/a
4
3
2
1
0
AUX ウィンドウハードウェアフレーム制御ソースビット [2:0]
AUX ウィンドウに対してハードウェアフレーム制御を選択すると（REG[09D9h]
のビット 0 ＝ 1）
、これらのビットは、REG[0962h] の AUX ウィンドウフレーム
制御ステータスビットを設定する制御ソース（すなわちプロデューサ）を決定し
ます。
表 10-41 AUX ウィンドウハードウェアフレームソースの選択
bit 0
REG[09D9h] のビット 6 ∼ 4
フレームソース
000
カメラ 1
001
カメラ 2
010
CH1OUT ライトバック
011
ワープライトバック
100 ∼ 111
スプライトエンジン
AUX ウィンドウ HW/SW フレーム制御
このビットは、AUX ウィンドウのダブルバッファフレーム制御がハードウェア
またはソフトウェアのいずれによって行われるのかを決定します。ハードウェ
アフレーム制御を選択すると、制御ソース（すなわちプロデューサ）は、
REG[09D9h] のビット 6 ∼ 4 によって選択されたとおり、直接 REG[0962h] のフ
レーム制御ステータスビットを設定します。ソフトウェアフレーム制御を選択
すると、ソフトウェアによってフレーム制御ステータスビットを設定する必要が
あります。フレーム制御とダブルバッファに関する詳細については、495 ページ
の 13.4「フレームダブルバッファリング処理」を参照してください。
このビットが 0 のとき、ソフトウェアフレーム制御が選択されます。
このビットが 1 のとき、ハードウェアフレーム制御が選択されます。
注
1. カメラ 1 またはカメラ 2 がダブルバッファ手法 1 を使用し
（REG[09F6h]/[09FEh] のビット 7 ＝ 1）
、かつ AUX ウィンドウのフレーム
ソースとしてカメラ 1 またはカメラ 2 を選択しているとき、このビットの
設定は無視されハードウェアフレーム制御が使用されます。
2. AUX ウィンドウのフレームソースがダブルバッファされている場合
（REG[09DCh] を参照）、AUX ウィンドウのフレーム制御設定を変更する前
に、フレームソースのダブルバッファを無効にしておく必要があります。
いったん設定を変更すれば、フレームソースのダブルバッファを再び有効
にすることができます。
3. ハードウェアフレーム制御は、ブレンドモード 1、2、および 3（REG[09A0h]
のビット 1 ∼ 0）および CH1OUT ライトバック（REG[09D9h] のビット 6
∼ 4 ＝ 010）でのみサポートされています。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
291
10. レジスタ
REG[09DAh] LCD Frame Control B Register 0
Default = 00h
n/a
7
bits 6-4
Read/Write
OSD ウィンドウハードウェアフレーム制御ソースビット
2∼0
6
5
OSD ウィンドウ
HW/SW フレーム
制御
n/a
4
3
2
1
0
OSD ウィンドウハードウェアフレーム制御ソースビット [2:0]
OSD ウィンドウに対してハードウェアフレーム制御を選択すると（REG[09DAh]
のビット 0 ＝ 1）、これらのビットは、REG[0982h] の OSD ウィンドウフレーム
制御ステータスビットを設定する制御ソース（すなわちプロデューサ）を決定し
ます。
表 10-42 OSD ウィンドウハードウェアフレームソースの選択
bit 0
REG[09DAh] のビット 6 ∼ 4
フレームソース
000
カメラ 1
001
カメラ 2
010
CH1OUT ライトバック
011
ワープライトバック
100
スプライトエンジン
OSD ウィンドウ HW/SW フレーム制御
このビットは、OSD ウィンドウのダブルバッファフレーム制御がハードウェア
またはソフトウェアのいずれによって行われるのかを決定します。ハードウェ
アフレーム制御を選択すると、制御ソース（すなわちプロデューサ）は、
REG[09DAh] のビット 6 ∼ 4 によって選択されたとおり、直接 REG[0982h] のフ
レーム制御ステータスビットを設定します。ソフトウェアフレーム制御を選択
すると、ソフトウェアによってフレーム制御ステータスビットを設定する必要が
あります。フレーム制御とダブルバッファに関する詳細については、495 ページ
の 13.4「フレームダブルバッファリング処理」を参照してください。
このビットが 0 のとき、ソフトウェアフレーム制御が選択されます。
このビットが 1 のとき、ハードウェアフレーム制御が選択されます。
注
1. カメラ 1 またはカメラ 2 がダブルバッファ手法 1 を使用し
（REG[09F6h]/[09FEh] のビット 7 ＝ 1）
、かつ OSD ウィンドウのフレーム
ソースとしてカメラ 1 またはカメラ 2 を選択しているとき、このビットの
設定は無視されハードウェアフレーム制御が使用されます。
2. OSD ウィンドウのフレームソースがダブルバッファされている場合
（REG[09DCh] を参照）、OSD ウィンドウのフレーム制御設定を変更する前
に、フレームソースのダブルバッファを無効にしておく必要があります。
いったん設定を変更すれば、フレームソースのダブルバッファを再び有効
にすることができます。
3. ハードウェアフレーム制御は、ブレンドモード 2 および 3（REG[09A0h] の
ビット 1 ∼ 0 を参照）および CH1OUT ライトバック（REG[09DAh] のビッ
ト 6 ∼ 4 ＝ 010）でのみサポートされています。
292
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09DBh] LCD Frame Control B Register 1
Default = 00h
n/a
7
bits 6-4
Read/Write
画像フェッチャハードウェアフレーム制御ソースビット
2∼0
6
5
画像フェッチャ
HW/SW フレーム
制御
n/a
4
3
2
1
0
画像フェッチャハードウェアフレーム制御ソースビット [2:0]
画像フェッチャに対してハードウェアフレーム制御を選択すると（REG[09DBh]
のビット 0 ＝ 1）、これらのビットは、REG[09B2h] の画像フェッチャフレーム制
御ステータスビットを設定する制御ソース（すなわちプロデューサ）を決定しま
す。
表 10-43 画像フェッチャハードウェアフレームソースの選択
REG[09DBh] のビット 6 ∼ 4
bit 0
フレームソース
000
カメラ 1
001
Reserved
010
CH1OUT ライトバック
011
ワープライトバック
100
スプライトエンジン
画像フェッチャ HW/SW フレーム制御
このビットは、画像フェッチャのダブルバッファフレーム制御がハードウェアま
たはソフトウェアのいずれによって行われるのかを決定します。ハードウェア
フレーム制御を選択すると、制御ソース（すなわちプロデューサ）は、REG[09DBh]
のビット 6 ∼ 4 によって選択されたとおり、直接 REG[09B2h] のフレーム制御ス
テータスビットを設定します。ソフトウェアフレーム制御を選択すると、ソフト
ウェアによってフレーム制御ステータスビットを設定する必要があります。フ
レーム制御とダブルバッファに関する詳細については、495 ページの 13.4「フ
レームダブルバッファリング処理」を参照してください。
このビットが 0 のとき、ソフトウェアフレーム制御が選択されます。
このビットが 1 のとき、ハードウェアフレーム制御が選択されます。
注
1. カメラ 1 またはカメラ 2 がダブルバッファ手法 1 を使用し
（REG[09F6h]/[09FEh] のビット 7 ＝ 1）、
かつ画像フェッチャのフレームソー
スとしてカメラ 1 またはカメラ 2 を選択しているとき、このビットの設定
は無視されハードウェアフレーム制御が使用されます。
2. 画像フェッチャのフレームソースがダブルバッファされている場合
（REG[09DCh] を参照）
、画像フェッチャのフレーム制御設定を変更する前
に、フレームソースのダブルバッファを無効にしておく必要があります。
いったん設定を変更すれば、フレームソースのダブルバッファを再び有効
にすることができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
293
10. レジスタ
REG[09DCh] LCD Frame Control C Register 0
Default = 00h
n/a
7
bits 6-4
Read/Write
ワープロジックハードウェアフレーム制御ソースビット
2∼0
6
5
4
カメラ 2
フレームダブル
バッファの
ディセーブル
カメラ 1
フレームダブル
バッファの
ディセーブル
CH1OUT ライト
バックフレーム
ダブルバッファ
のディセーブル
ワープライト
バックフレーム
ダブルバッファ
のディセーブル
3
2
1
0
ワープロジックハードウェアフレーム制御ソースビット [2:0]
ワープロジックに対してハードウェアフレーム制御を選択すると（REG[0400h]
のビット 6 ＝ 1）、これらのビットは、REG[0408h] ∼ REG[040Ah] のワープフレー
ム制御ステータスビットを設定する制御ソース（すなわちプロデューサ）を決定
します。
表 10-44 ワープロジックハードウェアフレームソースの選択
REG[09DCh] のビット 6 ∼ 4
フレームソース
000
カメラ 1
001
カメラ 2
010
CH1OUT ライトバック
011
Reserved
100 ∼ 111
スプライトエンジン
bit 3
カメラ 2 ライトバックフレームダブルバッファのディセーブル
このビットは、カメラ 2 ライトバック用のハードウェア制御のフレームダブル
バッファを無効にするために使用します。
このビットが 0 のとき、ハードウェア制御のフレームバッファが有効です。
（デフォルト）
このビットが 1 のとき、ハードウェア制御のフレームダブルバッファが無効であ
るため、カメラ 2 ライトバックはバッファ 0 にのみ書き込みます。
bit 2
カメラ 1 ライトバックフレームダブルバッファのディセーブル
このビットは、カメラ 1 ライトバック用のハードウェア制御のフレームダブル
バッファを無効にするために使用します。
このビットが 0 のとき、ハードウェア制御のフレームバッファが有効です。
（デフォルト）
このビットが 1 のとき、ハードウェア制御のフレームダブルバッファが無効であ
るため、カメラ 1 ライトバックはバッファ 0 にのみ書き込みます。
bit 1
CH1OUT ライトバックフレームダブルバッファのディセーブル
このビットは、CH1OUT ライトバック用のハードウェア制御のフレームダブル
バッファを無効にするために使用します。
このビットが 0 のとき、ハードウェア制御のフレームバッファが有効です。
（デフォルト）
このビットが 1 のとき、ハードウェア制御のフレームダブルバッファが無効であ
るため、CH1OUT ライトバックはバッファ 0 にのみ書き込みます。
294
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
ワープライトバックフレームダブルバッファのディセーブル
このビットは、ワープライトバック用のハードウェア制御のフレームダブルバッ
ファを無効にするために使用します。
このビットが 0 のとき、ハードウェア制御のフレームバッファが有効です。
（デフォルト）
このビットが 1 のとき、ハードウェア制御のフレームダブルバッファが無効であ
るため、ワープライトバックはバッファ 0 にのみ書き込みます。
bit 0
REG[09DDh] LCD Frame Control C Register 1
Default = 00h
Read/Write
スプライトエンジンハードウェアフレーム制御先ビット 3 ∼ 0
n/a
7
bits 3-0
6
5
4
3
2
1
0
スプライトエンジンハードウェアフレーム制御先ビット [3:0]
これらのビットは、スプライトエンジンからの画像データのデスティネーション
（すなわちコンシューマ）を選択します。これにより、ハードウェアフレーム制
御が有効のとき（REG[09D8h] ∼ REG[09DBh] のビット 0 または REG[0400h] の
ビット 6 を参照）
、スプライトエンジン（すなわちプロデューサ）は選択したデ
スティネーションからフレーム制御ステータス情報を受け取ることができます。
フレーム制御とダブルバッファに関する詳細については、495 ページの 13.4「フ
レームダブルバッファリング処理」を参照してください。
表 10-45 スプライトエンジンハードウェアフレーム制御先の選択
REG[09DDh] のビット 3 ∼ 0
フレーム制御先
0000
MAIN ウィンドウハードウェアフレーム制御
0010
AUX ウィンドウハードウェアフレーム制御
0100
OSD ウィンドウハードウェアフレーム制御
0110
画像フェッチャハードウェアフレーム制御
その他の値
ワープハードウェアフレーム制御
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
295
10. レジスタ
REG[09DEh] LCD Frame Control D Register 0
Default = 00h
Read/Write
カメラ 2 ハードウェアフレーム制御先ビット 3 ∼ 0
7
bits 7-4
6
5
カメラ 1 ハードウェアフレーム制御先ビット 3 ∼ 0
4
3
2
1
0
カメラ 2 ハードウェアフレーム制御先ビット [3:0]
これらのビットは、カメラ 2 インタフェースからの画像データのデスティネー
ション（すなわちコンシューマ）を選択します。これにより、ハードウェアフ
レーム制御が有効のとき（REG[09D8h] ∼ REG[09DBh] のビット 0 または
REG[0400h] のビット 6 を参照）、カメラ 2 インタフェース（すなわちプロデュー
サ）は選択したデスティネーションからフレーム制御ステータス情報を受け取る
ことができます。フレーム制御とダブルバッファに関する詳細については、495
ページの 13.4「フレームダブルバッファリング処理」を参照してください。
表 10-46 カメラ 2 ハードウェアフレーム制御先の選択
bits 3-0
REG[09DEh] のビット 7 ∼ 4
フレーム制御先
0000
MAIN ウィンドウハードウェアフレーム制御
0010
AUX ウィンドウハードウェアフレーム制御
0100
OSD ウィンドウハードウェアフレーム制御
0110
画像フェッチャハードウェアフレーム制御
その他の値
ワープハードウェアフレーム制御
カメラ 1 ハードウェアフレーム制御先ビット [3:0]
これらのビットは、カメラ 1 インタフェースからの画像データのデスティネー
ション（すなわちコンシューマ）を選択します。これにより、ハードウェアフ
レーム制御が有効のとき（REG[09D8h] ∼ REG[09DBh] のビット 0 または
REG[0400h] のビット 6 を参照）、カメラ 1 インタフェース（すなわちプロデュー
サ）は選択したデスティネーションからフレーム制御ステータス情報を受け取る
ことができます。フレーム制御とダブルバッファに関する詳細については、495
ページの 13.4「フレームダブルバッファリング処理」を参照してください。
表 10-47 カメラ 1 ハードウェアフレーム制御先の選択
296
REG[09DEh] のビット 3 ∼ 0
フレーム制御先
0000
MAIN ウィンドウハードウェアフレーム制御
0010
AUX ウィンドウハードウェアフレーム制御
0100
OSD ウィンドウハードウェアフレーム制御
0110
画像フェッチャハードウェアフレーム制御
その他の値
ワープハードウェアフレーム制御
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09DFh] LCD Frame Control D Register 1
Default = 00h
Read/Write
ワープライトバックハードウェアフレーム制御先ビット 3 ∼ 0
7
bits 7-4
6
5
CH1OUT ライトバックハードウェアフレーム制御先ビット 3 ∼ 0
4
3
2
1
0
ワープライトバックハードウェアフレーム制御先ビット [3:0]
これらのビットは、ワープライトバックからの画像データのデスティネーション
（すなわちコンシューマ）を選択します。これにより、ハードウェアフレーム制
御が有効のとき（REG[09D8h] ∼ REG[09DBh] のビット 0 または REG[0400h] の
ビット 6 を参照）
、ワープライトバック（すなわちプロデューサ）は選択したデ
スティネーションからフレーム制御ステータス情報を受け取ることができます。
フレーム制御とダブルバッファに関する詳細については、495 ページの 13.4「フ
レームダブルバッファリング処理」を参照してください。
表 10-48 ワープライトバックハードウェアフレーム制御先の選択
bits 3-0
REG[09DFh] のビット 7 ∼ 4
フレーム制御先
0000
MAIN ウィンドウハードウェアフレーム制御
0010
AUX ウィンドウハードウェアフレーム制御
0100
OSD ウィンドウハードウェアフレーム制御
0110
画像フェッチャハードウェアフレーム制御
その他の値
Reserved
CH1OUT ライトバックハードウェアフレーム制御先ビット [3:0]
これらのビットは、
CH1OUT ライトバックからの画像データのデスティネーショ
ン（すなわちコンシューマ）を選択します。これにより、ハードウェアフレーム
制御が有効のとき（REG[09D8h] ∼ REG[09DBh] のビット 0 または REG[0400h]
のビット 6 を参照）
、CH1OUT ライトバック（すなわちプロデューサ）は選択し
たデスティネーションからフレーム制御ステータス情報を受け取ることができ
ます。フレーム制御とダブルバッファに関する詳細については、
495ページの13.4
「フレームダブルバッファリング処理」を参照してください。
表 10-49 CH1OUT ライトバックハードウェアフレーム制御先の選択
REG[09DFh] のビット 3 ∼ 0
フレーム制御先
0000
MAIN ウィンドウハードウェアフレーム制御
0010
AUX ウィンドウハードウェアフレーム制御
0100
OSD ウィンドウハードウェアフレーム制御
0110
画像フェッチャハードウェアフレーム制御
その他の値
ワープハードウェアフレーム制御
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
297
10. レジスタ
REG[09E0h] Camera1 Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
カメラ 1 フレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09E1h] Camera1 Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
カメラ 1 フレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09E2h] Camera1 Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
カメラ 1 フレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09E3h] Camera1 Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
カメラ 1 フレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[09E3h] bits 7-0
REG[09E2h] bits 7-0
REG[09E1h] bits 7-0
REG[09E0h] bits 7-0
298
6
5
4
3
2
1
0
カメラ 1 フレームバッファ 0 のアドレスビット [31:0]
これらのビットは、カメラ 1 フレームバッファ 0 のメモリ開始アドレスを指定し
ます。このバッファはカメラ 1 からの入力画像データに使用されます。これらの
ビットは、開始アドレスが 8 バイト（64 ビット）区切りとなるように設定しな
ければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09E4h] Camera1 Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
カメラ 1 フレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09E5h] Camera1 Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
カメラ 1 フレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09E6h] Camera1 Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
カメラ 1 フレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09E7h] Camera1 Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
カメラ 1 フレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[09E7h] bits 7-0
REG[09E6h] bits 7-0
REG[09E5h] bits 7-0
REG[09E4h] bits 7-0
6
5
4
3
2
1
0
カメラ 1 フレームバッファ 1 のアドレスビット [31:0]
これらのビットは、カメラ 1 フレームバッファ 1 のメモリ開始アドレスを指定し
ます。このバッファはカメラ 1 からの入力画像データに使用されます。これらの
ビットは、開始アドレスが 8 バイト（64 ビット）区切りとなるように設定しな
ければなりません。
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（Rev. 1.7）
EPSON
299
10. レジスタ
REG[09E8h] Camera2 Frame Buffer 0 Address Register 0
Default = 00h
Read/Write
カメラ 2 フレームバッファ 0 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09E9h] Camera2 Frame Buffer 0 Address Register 1
Default = 00h
0
Read/Write
カメラ 2 フレームバッファ 0 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09EAh] Camera2 Frame Buffer 0 Address Register 2
Default = 00h
0
Read/Write
カメラ 2 フレームバッファ 0 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09EBh] Camera2 Frame Buffer 0 Address Register 3
Default = 10h
0
Read/Write
カメラ 2 フレームバッファ 0 のアドレスビット 31 ∼ 24
7
REG[09EBh] bits 7-0
REG[09EAh] bits 7-0
REG[09E9h] bits 7-0
REG[09E8h] bits 7-0
300
6
5
4
3
2
1
0
カメラ 2 フレームバッファ 0 のアドレスビット [31:0]
これらのビットは、カメラ 2 フレームバッファ 0 のメモリ開始アドレスを指定し
ます。このバッファはカメラ 2 からの入力画像データに使用されます。これらの
ビットは、開始アドレスが 8 バイト（64 ビット）区切りとなるように設定しな
ければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09ECh] Camera2 Frame Buffer 1 Address Register 0
Default = 00h
Read/Write
カメラ 2 フレームバッファ 1 のアドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09EDh] Camera2 Frame Buffer 1 Address Register 1
Default = 00h
0
Read/Write
カメラ 2 フレームバッファ 1 のアドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[09EEh] Camera2 Frame Buffer 1 Address Register 2
Default = 00h
0
Read/Write
カメラ 2 フレームバッファ 1 のアドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[09EFh] Camera2 Frame Buffer 1 Address Register 3
Default = 10h
0
Read/Write
カメラ 2 フレームバッファ 1 のアドレスビット 31 ∼ 24
7
REG[09EFh] bits 7-0
REG[09EEh] bits 7-0
REG[09EDh] bits 7-0
REG[09ECh] bits 7-0
6
5
4
3
2
1
0
カメラ 2 フレームバッファ 1 のアドレスビット [31:0]
これらのビットは、カメラ 2 フレームバッファ 1 のメモリ開始アドレスを指定し
ます。このバッファはカメラ 2 からの入力画像データに使用されます。これらの
ビットは、開始アドレスが 8 バイト（64 ビット）区切りとなるように設定しな
ければなりません。
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EPSON
301
10. レジスタ
REG[09F0h] Camera1 Frame Buffer Width Register 0
Default = 40h
Read/Write
カメラ 1 フレームバッファ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09F1h] Camera1 Frame Buffer Width Register 1
Default = 01h
Read/Write
カメラ 1 フレームバッファ幅ビット 10 ∼ 8
n/a
7
6
REG[09F1h] bits 2-0
REG[09F0h] bits 7-0
5
0
4
3
2
1
0
カメラ 1 フレームバッファ幅ビット [10:0]
これらのビットは、カメラ 1 フレームバッファの幅（ピクセル）を指定します。
注
カメラ 1 フレームバッファ幅は、ピクセルフォーマット（bpp）（REG[09F6h]
のビット 3 ∼ 2 を参照）を乗じた幅が 64 で割り切れるように設定する必要が
あります。
REG[09F2h] Camera1 Frame Buffer Height Register 0
Default = F0h
Read/Write
カメラ 1 フレームバッファ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09F3h] Camera1 Frame Buffer Height Register 1
Default = 00h
Read/Write
カメラ 1 フレームバッファ高さビット 10 ∼ 8
n/a
7
REG[09F3h] bits 2-0
REG[09F2h] bits 7-0
302
6
5
0
4
3
2
1
0
カメラ 1 フレームバッファ高さビット [10:0]
これらのビットは、カメラ 1 フレームバッファの高さ（ピクセル）を指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09F4h] Camera1 Frame Buffer Virtual Width Register 0
Default = 40h
Read/Write
カメラ 1 フレームバッファ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09F5h] Camera1 Frame Buffer Virtual Width Register 1
Default = 01h
REG[09F5h] bits 4-0
REG[09F4h] bits 7-0
Read/Write
カメラ 1 フレームバッファ仮想幅ビット 12 ∼ 8
n/a
7
0
6
5
4
3
2
1
0
カメラ 1 フレームバッファ仮想幅ビット [12:0]
これらのビットは、
カメラ1フレームバッファの仮想幅
（ピクセル）を指定します。
注
カメラ 1 フレームバッファ仮想幅は、
ピクセルフォーマット
（bpp）
（REG[09F6h]
のビット 3 ∼ 2 を参照）を乗じた仮想幅が 64 で割り切れるように設定する必
要があります。
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（Rev. 1.7）
EPSON
303
10. レジスタ
REG[09F6h] Camera1 Write Control Register
Default = 00h
カメラ 1 ダブル
バッファ方式の
選択
Reserved
7
6
bit 7
Read/Write
カメラ 1 ピクセルフォーマット
ビット 1 ∼ 0
n/a
5
4
3
2
n/a
カメラ 1 垂直
反転のイネーブ
ル
1
0
カメラ 1 ダブルバッファ方式の選択
このビットは、カメラ 1 入力画像データで使用されるダブルバッファ方式を選択
します。
このビットが 0 のとき、方式 0 が使用されます。
このビットが 1 のとき、方式 1 が使用されます。この方式は、LCD のリフレッ
シュレートがカメラ1入力ストリームレートよりも速いときに使用することがで
きます。
注
1. このビットが 1 のとき、垂直反転を無効にする必要があります。デスティ
ネーション（すなわちコンシューマ）の垂直反転も無効にする必要があり
ます（REG[0940h]/[0960h]/[0980h]/[09B0h] のビット 5 ＝ 0）
。
2. このビットが1のとき、
デスティネーションウィンドウへのダブルバッファ
で、ソフトウェアフレーム制御はサポートされていません
（REG[09D8h]/[09D9h]/[09DAh]/[09DBh] のビット 0 を 1 に設定する必要が
あります）
。また、このビットが 1 のとき、デスティネーションウィンドウ
のフレームバッファレディビットは無効です
（REG[0942h]/[0962h]/[0982h]/[09B2h] のビット 1 ∼ 0 を参照）。
3. このビットが 1 のとき、
カメラ 1 はワープハードウェアフレーム制御のソー
スになることはできません（REG[09DCh] および REG[09DEh] のビット 3
∼ 0 を参照）
。
bit 6
Reserved
このビットは 0 に設定する必要があります。
bits 3-2
カメラ 1 ピクセルフォーマットビット [1:0]
これらのビットは、SDRAM に格納されたカメラ 1 画像データの RGB ピクセル
フォーマットを決定します。
表 10-50 カメラ 1 ピクセルフォーマットの選択
bit 0
304
REG[09F6h] のビット 3 ∼ 2
ピクセルフォーマット
00
8bpp (RGB 3:3:2)
01
16bpp (RGB 5:6:5)
10
24bpp (RGB 8:8:8)
11
Reserved
カメラ 1 垂直反転のイネーブル
このビットは、カメラ 1 インタフェースから入力された画像データを X 軸（垂
直）を中心として反転するかどうかを決定します。
このビットが 0 のとき、カメラ 1 画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、カメラ 1 画像データは垂直に反転します（有効）
。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09F8h] Camera2 Frame Buffer Width Register 0
Default = 40h
Read/Write
カメラ 2 フレームバッファ幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09F9h] Camera2 Frame Buffer Width Register 1
Default = 01h
Read/Write
カメラ 2 フレームバッファ幅ビット 10 ∼ 8
n/a
7
6
REG[09F9h] bits 2-0
REG[09F8h] bits 7-0
0
5
4
3
2
1
0
カメラ 2 フレームバッファ幅ビット [10:0]
これらのビットは、カメラ 2 フレームバッファの幅（ピクセル）を指定します。
注
カメラ 2 フレームバッファ幅は、ピクセルフォーマット（bpp）
（REG[09FEh]
のビット 3 ∼ 2 を参照）を乗じた幅が 64 で割り切れるように設定する必要が
あります。
REG[09FAh] Camera2 Frame Buffer Height Register 0
Default = F0h
Read/Write
カメラ 2 フレームバッファ高さビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09FBh] Camera2 Frame Buffer Height Register 1
Default = 00h
Read/Write
カメラ 2 フレームバッファ高さビット 10 ∼ 8
n/a
7
REG[09FBh] bits 2-0
REG[09FAh] bits 7-0
6
5
0
4
3
2
1
0
カメラ 2 フレームバッファ高さビット [10:0]
これらのビットは、カメラ 2 フレームバッファの高さ（ピクセル）を指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
305
10. レジスタ
REG[09FCh] Camera2 Frame Buffer Virtual Width Register 0
Default = 40h
Read/Write
カメラ 1 フレームバッファ仮想幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[09FDh] Camera2 Frame Buffer Virtual Width Register 1
Default = 01h
REG[09FDh] bits 4-0
REG[09FCh] bits 7-0
Read/Write
カメラ 2 フレームバッファ仮想幅ビット 12 ∼ 8
n/a
7
0
6
5
4
3
2
1
0
カメラ 2 フレームバッファ仮想幅ビット [12:0]
これらのビットは、
カメラ2フレームバッファの仮想幅
（ピクセル）を指定します。
注
カメラ 2 フレームバッファ仮想幅は、
ピクセルフォーマット（bpp）
（REG[09FEh]
のビット 3 ∼ 2 を参照）を乗じた仮想幅が 64 で割り切れるように設定する必
要があります。
306
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[09FEh] Camera2 Write Control Register
Default = 00h
カメラ 2
ダブルバッファ
方式の選択
Reserved
7
6
bit 7
Read/Write
カメラ 2 ピクセルフォーマット
ビット 1 ∼ 0
n/a
5
4
3
2
n/a
カメラ 2 垂直
反転のイネーブ
ル
1
0
カメラ 2 ダブルバッファ方式の選択
このビットは、カメラ 2 入力画像データで使用されるダブルバッファ方式を選択
します。
このビットが 0 のとき、方式 0 が使用されます。
このビットが 1 のとき、方式 1 が使用されます。この方式は、LCD のリフレッ
シュレートがカメラ2入力ストリームレートよりも速いときに使用することがで
きます。
注
1. このビットが 1 のとき、カメラ 2 のストリーミング画像の垂直ミラー反転
はサポートされていません。したがって、カメラ 2 の垂直ミラー反転を無
効にする必要があり（REG[09FEh] のビット 0 ＝ 0）
、またデスティネーショ
ンウィンドウの垂直ミラー反転を無効にする必要があります
（REG[0940h]/[0960h]/[0980h]/[09B0h] のビット 5 ＝ 0）。
2. このビットが1のとき、
デスティネーションウィンドウへのダブルバッファ
で、ソフトウェアフレーム制御はサポートされていません
（REG[09D8h]/[09D9h]/[09DAh]/[09DBh] のビット 0 は無視されます）
。また、
このビットが1のとき、
デスティネーションウィンドウのフレームバッファ
レディビットは無効です（REG[0942h]/[0962h]/[0982h]/[09B2h] のビット 1
∼ 0 を参照）
。
3. このビットが 1 のとき、
カメラ 2 はワープハードウェアフレーム制御のソー
スになることはできません（REG[09DCh] および REG[09DEh] のビット 7
∼ 4 を参照）
。
bit 6
Reserved
このビットは 0 に設定する必要があります。
bits 3-2
カメラ 2 ピクセルフォーマットビット [1:0]
これらのビットは、SDRAM に格納されたカメラ 2 画像データの RGB ピクセル
フォーマットを決定します。
表 10-51 カメラ 2 ピクセルフォーマットの選択
bit 0
REG[09FEh] のビット 3 ∼ 2
ピクセルフォーマット
00
8bpp (RGB 3:3:2)
01
16bpp (RGB 5:6:5)
10
24bpp (RGB 8:8:8)
11
Reserved
カメラ 2 垂直反転のイネーブル
このビットは、カメラ 2 インタフェースから入力された画像データを X 軸（垂
直）を中心として反転するかどうかを決定します。
このビットが 0 のとき、カメラ 2 画像データは垂直に反転しません（無効）
。
このビットが 1 のとき、カメラ 2 画像データは垂直に反転します（有効）
。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
307
10. レジスタ
10.4.14 割り込み設定レジスタ
REG[0A00h] Interrupt Status Register 0
Default = 00h
スプライト
I2S DAC 割り込み
割り込み
（RO）
ステータス（RO）
7
bit 7
6
Read/Write
SDRAM リード／
ライトバッファ
割り込み
ステータス
（RO）
n/a
I2S DAC DMA
割り込み
ステータス
（RO）
ウォッチドッグ
タイマ割り込み
ステータス
LCD2 割り込み
ステータス
（RO）
LCD1 割り込み
ステータス
（RO）
5
4
3
2
1
0
スプライト割り込みステータス（読み出し専用）
このビットは、スプライト割り込みのステータスを示します。この割り込みは、
スプライト動作が完了し（REG[5008h] のビット 1 ＝ 1）、かつスプライト動作完
了割り込みのイネーブルビットが設定されているとき（REG[5006h] のビット 1
＝ 1）に発生します。この割り込みは、ホスト割り込み信号（REG[0A06h] のビッ
ト 7 を参照）または C33PE 割り込み信号（REG[0A0Eh] のビット 7 を参照）を
引き起こすように設定することができます。
このビットが 0 のとき、スプライト割り込みは発生していません。
このビットが 1 のとき、スプライト割り込みが発生しています。
このステータスビットをクリアするには、REG[5008h] のビット 1 に 1 を書き込
みます。
bit 6
I2S DAC 割り込みステータス（読み出し専用）
このビットは、I2S DAC 割り込みのステータスを示します。この割り込みは、3
つの I2S FIFO 割り込みの 1 つが発生すると発生します。このビットは、I2S FIFO
しきい値割り込みステータスビット、I2S FIFO オーバーラン割り込みステータス
ビット、および I2S FIFO アンダーラン割り込みステータスビット（REG[010Ch]
のビット 2 ∼ 0）の組み合わせ（論理 OR）です。各 I2S FIFO 割り込みステータ
スビットは、I2S DAC 割り込みが生じないよう、REG[0105h] のビット 2 ∼ 0 内
の対応する割り込みのイネーブルビットを使用してマスクすることができます。
この割り込みは、ホスト割り込み信号（REG[0A06h] のビット 6 を参照）または
C33PE 割り込み信号（REG[0A0Eh] のビット 6 を参照）を引き起こすように設定
することができます。
このビットが 0 のとき、I2S DAC 割り込みは発生していません。
このビットが 1 のとき、I2S DAC 割り込みが発生しています。
このステータスビットをクリアするには、REG[010Ch] 内の対応する割り込みス
テータスビットに 1 を書き込みます。
308
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 5
SDRAM リード／ライトバッファ割り込みステータス（読み出し専用）
このビットは、SDRAM リード／ライトバッファ割り込みのステータスを示しま
す。この割り込みは、SDRAM バッファの 1 つと SDRAM との間の転送が完了し
たときに発生します。このビットは、SDRAM バッファ 0 完了割り込みステータ
ス／クリアビットと SDRAM バッファ1 完了割り込みステータス／クリアビット
（REG[0242h]/[0252h] のビット 3）の組み合わせ（論理 OR）で示されます。各
SDRAM バッファ完了割り込みステータスビットは、SDRAM リード／ライト
バッファ割り込みが生じないよう、REG[0240h]/[0250h] のビット 3 内の対応する
割り込みのイネーブルビットを使用してマスクすることができます。この割り
込みは、ホスト割り込み信号（REG[0A06h] のビット 5 を参照）または C33PE 割
り込み信号（REG[0A0Eh] のビット 5 を参照）を引き起こすように設定すること
ができます。
このビットが 0 のとき、SDRAM リード／ライトバッファ割り込みは発生してい
ません。
このビットが 1 のとき、SDRAM リード／ライトバッファ割り込みが発生してい
ます。
このステータスビットをクリアするには、両方の SDRAM バッファ完了割り込み
ステータスビットをクリアする必要があります（REG[0242h] のビット 3 ＝ 0 お
よび REG[0252h] のビット 3 ＝ 0）。
bit 3
I2S DAC DMA 割り込みステータス（読み出し専用）
このビットは、I2S DAC DMA 割り込みのステータスを示します。この割り込み
は、I2S DMA ロジックが DAC DMA バッファからの読み出しを終了し、他のバッ
ファからの読み出しに切り替えたときに発生します。このビットは、REG[0154h]
のビット 3 内の I2S DMA 割り込みステータスビットをミラー反転します。この
割り込みは、ホスト割り込み信号（REG[0A06h] のビット 3 を参照）を引き起こ
すように設定することができます。この割り込みビットは C33PE 割り込みコン
トローラの IRQ3 に進みます（REG[0A42h] および REG[0A44h] を参照）
。
このビットが 0 のとき、I2S DAC DMA 割り込みは発生していません。
このビットが 1 のとき、I2S DAC DMA 割り込みが発生しています。
このステータスビットをクリアするには、REG[0154h] のビット 3 に 1 を書き込
みます。
bit 2
ウォッチドッグタイマ割り込みステータス
このビットは、ウォッチドッグタイマ割り込みのステータスを示します。この割
り込みは、ウォッチドッグタイマのロジックがカウントを終了すると発生しま
す。この割り込みは、ホスト割り込み信号（REG[0A06h] のビット 2 を参照）を
引き起こすように設定することができます。この割り込みビットは C33PE 割り
込みコントローラの IRQ2 に進みます
（REG[0A42h] および REG[0A44h] を参照）。
このビットが 0 のとき、ウォッチドッグタイマ割り込みは発生していません。
このビットが 1 のとき、ウォッチドッグタイマ割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
309
10. レジスタ
bit 1
LCD2 割り込みステータス（読み出し専用）
このビットは、LCD2 割り込みのステータスを示します。この割り込みは、LCD2
VSYNC 割り込みが発生し（REG[4037h] のビット 3 ＝ 1）
、かつ LCD2 VSYNC 割
り込みが有効のとき（REG[4019h] のビット 7 ＝ 1）に発生します。
このビットが 0 のとき、LCD2 割り込みは発生していません。
このビットが 1 のとき、LCD2 割り込みが発生しています。
このステータスビットをクリアするには、REG[4037h] のビット 3 に 1 を書き込
みます。
bit 0
LCD1 割り込みステータス（読み出し専用）
このビットは、LCD1 割り込みのステータスを示します。この割り込みは、LCD1
VSYNC 割り込みが発生し（REG[4019h] のビット 3 ＝ 1）
、かつ LCD1 VSYNC 割
り込みが有効のとき（REG[4019h] のビット 7 ＝ 1）に発生します。
このビットが 0 のとき、LCD1 割り込みは発生していません。
このビットが 1 のとき、LCD1 割り込みが発生しています。
このステータスビットをクリアするには、REG[4019h] のビット 3 に 1 を書き込
みます。
310
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A02h] Interrupt Status Register 1
Default = 00h
Read/Write
C33PE - ホスト
手動割り込み
ステータス
Reserved
Reserved
キーパッド
割り込み
ステータス
（RO）
7
6
5
4
bit 7
タイマ 1
割り込み
ステータス
3
タイマ 0
割り込み
ステータス
DMA チャネル 1
転送完了
割り込み
ステータス
DMA チャネル 0
転送完了
割り込み
ステータス
2
1
0
C33PE - ホスト手動割り込みステータス
このビットは、C33PE - ホスト手動割り込みのステータスを示します。この割り
込みは、C33PE - ホスト手動割り込みトリガビット（REG[0A46h] のビット 0）を
使用してトリガすることができます。C33PE またはホストそのものはこの割り
込みをトリガすることができます。この割り込みは、REG[0A08h] のビット 7 が
1 に設定されている場合にのみホスト割り込み信号を引き起こします。
このビットが 0 のとき、C33PE - ホスト手動割り込み割り込みは発生していませ
ん。
このビットが 1 のとき、C33PE - ホスト手動割り込み割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 6
Reserved
このビットのデフォルト値は 0 です。
bit 5
Reserved
このビットのデフォルト値は 0 です。
bit 4
キーパッド割り込みステータス（読み出し専用）
このビットは、キーパッド割り込みのステータスを示します。この割り込みは、
REG[01D0h] ∼ REG[01D3h] 内の 25 のキーパッド割り込みステータス／クリア
ビットの 1 つが設定されている場合にのみ発生します。各ステータスビットは、
キーパッド割り込みが生じないよう、REG[01C4h] ∼ REG[01C7h] 内の対応する
割り込みのイネーブルビットを使用してマスクすることができます。この割り
込みは、ホスト割り込み信号（REG[0A08h] のビット 4 を参照）または C33PE 割
り込み信号（REG[0A10h] のビット 4 を参照）を引き起こすように設定すること
ができます。
このビットが 0 のとき、キーパッド割り込みは発生していません。
このビットが 1 のとき、キーパッド割り込みが発生しています。
このステータスビットをクリアするには、REG[01D0h] ∼ REG[01D3h] のすべて
のステータスビットをクリアします。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
311
10. レジスタ
bit 3
タイマ 1 割り込みステータス
このビットは、タイマ 1 割り込みのステータスを示します。この割り込みは、タ
イマ 1 が有効で（REG[0A84h] のビット 1 ＝ 1）、かつタイマ 1 期間（REG[0A8Ah]
が経過したときに発生します。このビットは、タイマ 1 割り込みのイネーブル
ビット（REG[0A08h] のビット 3）によってマスクされません。この割り込みは、
ホスト割り込み信号（REG[0A08h] のビット 3 を参照）または C33PE 割り込み信
号
（REG[0A10h]のビット3を参照）を引き起こすように設定することができます。
このビットが 0 のとき、タイマ 1 割り込みは発生していません。
このビットが 1 のとき、タイマ 1 割り込みが発生しています。
このステータスビットをクリアするには、
このビットに1を書き込む必要があります。
bit 2
タイマ 0 割り込みステータス
このビットは、タイマ 0 割り込みのステータスを示します。この割り込みは、タ
イマ 0 が有効で（REG[0A84h] のビット 0 ＝ 1）、かつタイマ 0 期間（REG[0A88h]
∼ REG[0A89h]）が経過したときに発生します。このビットは、タイマ 0 割り込
みのイネーブルビット（REG[0A08h] のビット 2）によってマスクされません。
この割り込みは、ホスト割り込み信号（REG[0A08h] のビット 2 を参照）または
C33PE 割り込み信号（REG[0A10h] のビット 2 を参照）を引き起こすように設定
することができます。
このビットが 0 のとき、タイマ 0 割り込みは発生していません。
このビットが 1 のとき、タイマ 0 割り込みが発生しています。
このステータスビットをクリアするには、
このビットに1を書き込む必要があります。
bit 1
DMA チャネル 1 転送完了割り込みステータス
このビットは、DMA チャネル 1 転送完了割り込みのステータスを示します。こ
の割り込みは、DMA チャネル 1 の転送が完了すると発生します。このビットは、
DMA チャネル 1 転送完了割り込みのイネーブルビット（REG[0A08h] のビット
1 によってマスクされません。この割り込みは、
ホスト割り込み信号（REG[0A08h]
のビット 1 を参照）または C33PE 割り込み信号（REG[0A10h] のビット 1 を参
照）を引き起こすように設定することができます。
このビットが 0 のとき、
DMA チャネル 1 転送完了割り込みは発生していません。
このビットが 1 のとき、DMA チャネル 1 転送完了割り込みが発生しています。
このステータスビットをクリアするには、
このビットに1を書き込む必要があります。
bit 0
DMA チャネル 0 転送完了割り込みステータス
このビットは、DMA チャネル 0 転送完了割り込みのステータスを示します。こ
の割り込みは、DMA チャネル 0 の転送が完了すると発生します。このビットは、
DMA チャネル 1 転送完了割り込みのイネーブルビット（REG[0A08h] のビット
1）によってマスクされません。この割り込みは、ホスト割り込み信号
（REG[0A08h] のビット 0 を参照）または C33PE 割り込み信号（REG[0A10h] の
ビット 0 を参照）を引き起こすように設定することができます。
このビットが 0 のとき、
DMA チャネル 0 転送完了割り込みは発生していません。
このビットが 1 のとき、DMA チャネル 0 転送完了割り込みが発生しています。
このステータスビットをクリアするには、
このビットに1を書き込む必要があります。
312
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A04h] Interrupt Status Register 2
Default = 00h
bit 6
Read/Write
n/a
画像フェッチャ
フレーム開始
割り込み
ステータス
OSD ウィンドウ
フレーム開始
割り込み
ステータス
AUX ウィンドウ
フレーム開始
割り込み
ステータス
MAIN ウィンドウ
フレーム開始
割り込み
ステータス
ワープロジック
フレーム
バッファ
スイッチ
割り込み
ステータス
7
6
5
4
3
2
ワープロジック
輝度テーブル
割り込み
ステータス
ワープロジック
オフセット
テーブル
割り込み
ステータス
1
0
画像フェッチャフレーム開始割り込みステータス
このビットは、画像フェッチャフレーム開始割り込みのステータスを示します。
この割り込みは、画像フェッチャが新しいフレームの処理を開始し、かつ幅と仮
想幅のレジスタをラッチしたときに発生します。この割り込みは、新しい幅／仮
想幅の値をプログラムするときの「ティアリング効果」を防止するために使用す
ることができます。また、ソフトウェアがフレームダブルバッファを制御する場
合にも使用することができます。この割り込みは、ホスト割り込み信号
（REG[0A0Ah] のビット 6 を参照）または C33PE 割り込み信号（REG[0A12h] の
ビット 6 を参照）を引き起こすように設定することができます。
このビットが 0 のとき、画像フェッチャフレーム開始割り込みは発生していませ
ん。
このビットが1のとき、画像フェッチャフレーム開始割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 5
OSD ウィンドウフレーム開始割り込みステータス
このビットは、OSD ウィンドウフレーム開始割り込みのステータスを示します。
この割り込みは、ブレンディングエンジンが新しい OSD ウィンドウフレームの
処理を開始し、かつ幅と仮想幅のレジスタをラッチしたときに発生します。この
割り込みは、新しい幅／仮想幅の値をプログラムするときの「ティアリング効
果」を防止するために使用することができます。また、ソフトウェアがフレーム
ダブルバッファを制御する場合にも使用することができます。この割り込みは、
ホスト割り込み信号（REG[0A0Ah] のビット 5 を参照）または C33PE 割り込み
信号（REG[0A12h] のビット 5 を参照）を引き起こすように設定することができ
ます。
このビットが 0 のとき、OSD ウィンドウフレーム開始割り込みは発生していま
せん。
このビットが1のとき、
OSDウィンドウフレーム開始割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
注
OSD ウィンドウを有効にする前に（REG[0980h] のビット 4 ＝ 1）
、この割り込
みを有効にすると（REG[0A0Ah] のビット 5 ＝ 1）
、最初に発生した OSD ウィ
ンドウフレーム開始割り込みステータスは無視してクリアする必要がありま
す（REG[0A04h] のビット 5 ＝ 1）。その後の OSD ウィンドウフレーム開始割り
込みステータスはいずれも有効です。
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（Rev. 1.7）
EPSON
313
10. レジスタ
bit 4
AUX ウィンドウフレーム開始割り込みステータス
このビットは、AUX ウィンドウフレーム開始割り込みのステータスを示します。
この割り込みは、ブレンディングエンジンが新しい AUX ウィンドウフレームの
処理を開始し、かつ幅と仮想幅のレジスタをラッチしたときに発生します。この
割り込みは、新しい幅／仮想幅の値をプログラムするときの「ティアリング効
果」を防止するために使用することができます。また、ソフトウェアがフレーム
ダブルバッファを制御する場合にも使用することができます。この割り込みは、
ホスト割り込み信号（REG[0A0Ah] のビット 4 を参照）または C33PE 割り込み
信号（REG[0A12h] のビット 4 を参照）を引き起こすように設定することができ
ます。
このビットが 0 のとき、AUX ウィンドウフレーム開始割り込みは発生していま
せん。
このビットが 1 のとき、AUX ウィンドウフレーム開始割り込みが発生していま
す。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
注
AUX ウィンドウを有効にする前に（REG[0960h] のビット 4 ＝ 1）、この割り込
みを有効にすると（REG[0A0Ah] のビット 4 ＝ 1）
、最初に発生した AUX ウィ
ンドウフレーム開始割り込みステータスは無視してクリアする必要がありま
す（REG[0A04h] のビット 4 ＝ 1）
。その後の AUD ウィンドウフレーム開始割
り込みステータスはいずれも有効です。
bit 3
MAIN ウィンドウフレーム開始割り込みステータス
このビットは、MAIN ウィンドウフレーム開始割り込みのステータスを示しま
す。この割り込みは、ブレンディングエンジンが新しい MAIN ウィンドウフレー
ムの処理を開始し、かつ幅と仮想幅のレジスタをラッチしたときに発生します。
この割り込みは、新しい幅／仮想幅の値をプログラムするときの「ティアリング
効果」を防止するために使用することができます。また、ソフトウェアがフレー
ムダブルバッファを制御する場合にも使用することができます。この割り込み
は、ホスト割り込み信号（REG[0A0Ah] のビット 3 を参照）または C33PE 割り
込み信号（REG[0A12h] のビット 3 を参照）を引き起こすように設定することが
できます。
このビットが 0 のとき、MAIN ウィンドウフレーム開始割り込みは発生していま
せん。
このビットが 1 のとき、MAIN ウィンドウフレーム開始割り込みが発生していま
す。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
314
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 2
ワープロジックフレームバッファスイッチ割り込みステータス
このビットはワープロジックフレームバッファスイッチ割り込みのステータス
を示します。この割り込みは、ワープロジックが一方のフレームバッファから他
方のフレームバッファに読み出しを切り替えるときに発生します。この割り込
みは、ホスト割り込み信号（REG[0A0Ah] のビット 2 を参照）または C33PE 割
り込み信号（REG[0A12h] のビット 2 を参照）を引き起こすように設定すること
ができます。
このビットが 0 のとき、ワープフレームバッファスイッチ割り込みは発生してい
ません。
このビットが 1 のとき、ワープフレームバッファスイッチ割り込みが発生してい
ます。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
bit 1
ワープロジック輝度テーブル割り込みステータス
このビットはワープロジック輝度テーブル割り込みのステータスを示します。こ
の割り込みは、ワープロジックが新しい輝度テーブルアドレスを使用して開始さ
れるときに発生します。これは、ワープロジック輝度テーブルの Warp Logic
Luminance Table SDRAM Start Address Register（REG[0454h] ∼ REG[0457h]）を更
新するときにソフトウェアが使用します。この割り込みが発生すると、ソフト
ウェアが次の輝度テーブル開始アドレス値をレジスタに書き込めるということ
です。ソフトウェアが開始アドレスレジスタに書き込むごとに、ワープロジック
内の内部「開始アドレス書き込み」ビットが設定され、新しい値が書き込まれた
ことをハードウェアに示します。ワープロジックがフレームの処理を終了して
新しいフレームを開始するときは必ず、開始アドレスをラッチしてこの割り込み
ビットを設定します（内部「開始アドレス書き込み」ビットが設定されている場
合）。「開始アドレス書き込み」ビットが設定されていない場合、割り込みは生
成されません。「開始アドレス書き込み」ビットは、開始アドレスがラッチされ
ると必ず自動的にクリアされます。この割り込みは、ホスト割り込み信号
（REG[0A0Ah] のビット 1 を参照）または C33PE 割り込み信号（REG[0A12h] の
ビット 1 を参照）を引き起こすように設定することができます。
このビットが 0 のとき、ワープロジック輝度テーブル割り込みは発生していませ
ん。
このビットが1のとき、ワープロジック輝度テーブル割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
315
10. レジスタ
bit 0
ワープロジックオフセットテーブル割り込みステータス
このビットはワープロジックオフセットテーブル割り込みのステータスを示し
ます。この割り込みは、ワープロジックが新しいオフセットテーブルアドレスを
使用して開始されるときに発生します。これは、Warp Logic Offset Table SDRAM
Start Address Register（REG[0444h] ∼ REG[0447h]）を更新するときにソフトウェ
アが使用します。この割り込みが発生すると、ソフトウェアが次のオフセット
テーブル開始アドレス値をレジスタに書き込めるということです。ソフトウェ
アが開始アドレスレジスタに書き込むごとに、ワープロジック内の内部「開始ア
ドレス書き込み」ビットが設定され、新しい値が書き込まれたことをハードウェ
アに示します。ワープがフレームの処理を終了して新しいフレームを開始する
ときは必ず、開始アドレスをラッチしてこの割り込みビットを設定します（内部
「開始アドレス書き込み」ビットが設定されている場合）
。「開始アドレス書き込
み」ビットが設定されていない場合、割り込みは生成されません。「開始アドレ
ス書き込み」ビットは、開始アドレスがラッチされると必ず自動的にクリアされ
ます。この割り込みは、ホスト割り込み信号（REG[0A0Ah] のビット 0 を参照）
または C33PE 割り込み信号（REG[0A12h] のビット 0 を参照）を引き起こすよう
に設定することができます。
このビットが 0 のとき、ワープロジックオフセットテーブル割り込みは発生して
いません。
このビットが 1 のとき、ワープロジックオフセットテーブル割り込みが発生して
います。
このステータスビットをクリアするには、このビットに 1 を書き込む必要があり
ます。
316
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A06h] Host Interrupt Enable Register 0
Default = 00h
スプライト
割り込みのイネー
ブル
I2S DAC
割り込みのイネー
ブル
SDRAM リード／
ライトバッファ
割り込みの
イネーブル
7
6
5
Read/Write
n/a
I2S DAC DMA
割り込みの
イネーブル
ウォッチドッグ
タイマ割り込み
のイネーブル
ホスト LCD2
割り込みの
イネーブル
ホスト LCD1
割り込みの
イネーブル
4
3
2
1
0
注
ホスト割り込みのイネーブルビット（REG[0A0Ch] のビット 2 を参照）は、ホスト割り込みのマスタ制
御です。REG[0A0Ch] のビット 2 ＝ 0 の場合、このレジスタ内の個々の割り込みの設定値にかかわらず、
割り込みはホストに送られません。
bit 7
スプライト割り込みのイネーブル
このビットは、スプライト割り込みがホスト割り込み信号を引き起こすことがで
きるかどうかを制御します。スプライト割り込みのステータスは、スプライト割
り込みステータスビット（REG[0A00h] のビット 7）で示されます。
このビットが 0 のとき、スプライト割り込みはホスト割り込み信号を引き起こす
ことができません。
このビットが 1 のとき、スプライト割り込みはホスト割り込み信号を引き起こす
ことができます。
bit 6
I2S DAC 割り込みのイネーブル
このビットは、I2S DAC 割り込みがホスト割り込み信号を引き起こすことができ
るかどうかを制御します。I2S DAC 割り込みのステータスは、I2S DAC 割り込み
ステータスビット（REG[0A00h] のビット 6）で示されます。
このビットが 0 のとき、I2S DAC 割り込みはホスト割り込み信号を引き起こすこ
とができません。
このビットが 1 のとき、I2S DAC 割り込みはホスト割り込み信号を引き起こすこ
とができます。
bit 5
SDRAM リード／ライトバッファ割り込みのイネーブル
このビットは、SDRAM リード／ライトバッファ割り込みがホスト割り込み信号
を引き起こすことができるかどうかを制御します。SDRAM リード／ライトバッ
ファ割り込みのステータスは、SDRAM リード／ライトバッファ割り込みステー
タスビット（REG[0A00h] のビット 5）で示されます。
このビットが 0 のとき、SDRAM リード／ライトバッファ割り込みはホスト割り
込み信号を引き起こすことができません。
このビットが 1 のとき、SDRAM リード／ライトバッファ割り込みはホスト割り
込み信号を引き起こすことができます。
bit 3
I2S DAC DMA 割り込みのイネーブル
このビットは、I2S DAC DMA 割り込みがホスト割り込み信号を引き起こすこと
ができるかどうかを制御します。I2S DAC DMA 割り込みのステータスは、I2S
DAC DMA 割り込みステータスビット（REG[0A00h] のビット 3）で示されます。
このビットが 0 のとき、I2S DAC DMA 割り込みはホスト割り込み信号を引き起
こすことができません。
このビットが 1 のとき、I2S DAC DMA 割り込みはホスト割り込み信号を引き起
こすことができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
317
10. レジスタ
bit 2
ウォッチドッグタイマ割り込みのイネーブル
このビットは、ウォッチドッグタイマ割り込みがホスト割り込み信号を引き起こ
すことができるかどうかを制御します。ウォッチドッグタイマ割り込みのス
テータスは、ウォッチドッグタイマ割り込みステータスビット（REG[0A00h] の
ビット 2）で示されます。
このビットが 0 のとき、ウォッチドッグタイマ割り込みはホスト割り込み信号を
引き起こすことができません。
このビットが 1 のとき、ウォッチドッグタイマ割り込みはホスト割り込み信号を
引き起こすことができます。
bit 1
ホスト LCD2 割り込みのイネーブル
このビットは、LCD2 割り込みがホスト割り込み信号を引き起こすことができる
かどうかを制御します。LCD2 割り込みのステータスは、LCD2 割り込みステー
タスビット（REG[0A00h] のビット 1）で示されます。
このビットが 0 のとき、LCD2 割り込みはホスト割り込み信号を引き起こすこと
ができません。
このビットが 1 のとき、LCD2 割り込みはホスト割り込み信号を引き起こすこと
ができます。
bit 0
ホスト LCD1 割り込みのイネーブル
このビットは、LCD1 割り込みがホスト割り込み信号を引き起こすことができる
かどうかを制御します。LCD1 割り込みのステータスは、LCD1 割り込みステー
タスビット（REG[0A00h] のビット 0）で示されます。
このビットが 0 のとき、LCD1 割り込みはホスト割り込み信号を引き起こすこと
ができません。
このビットが 1 のとき、LCD1 割り込みはホスト割り込み信号を引き起こすこと
ができます。
318
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A08h] Host Interrupt Enable Register 1
Default = 80h
Read/Write
C33PE - ホスト
手動割り込みの
イネーブル
Reserved
Reserved
キーパッド
割り込みの
イネーブル
ホストタイマ 1
割り込みの
イネーブル
ホストタイマ 0
割り込みの
イネーブル
ホスト DMA
チャネル 1 転送
完了割り込みの
イネーブル
7
6
5
4
3
2
1
ホスト DMA
チャネル 0 転送
完了割り込みの
イネーブル
0
注
ホスト割り込みのイネーブルビット（REG[0A0Ch] のビット 2 を参照）は、ホスト割り込みのマスタ制
御です。REG[0A0Ch] のビット 2 ＝ 0 の場合、このレジスタ内の個々の割り込みの設定値にかかわらず、
割り込みはホストに送られません。
bit 7
C33PE - ホスト手動割り込みのイネーブル
このビットは、C33PE - ホスト手動割り込みがホスト割り込み信号を引き起こす
ことができるかどうかを制御します。C33PE - ホスト手動割り込みのステータス
は、C33PE - ホスト手動割り込みステータスビット（REG[0A02h] のビット 7）で
示されます。
このビットが 0 のとき、C33PE - ホスト手動割り込みはホスト割り込み信号を引
き起こすことができません。
このビットが 1 のとき、C33PE - ホスト手動割り込みはホスト割り込み信号を引
き起こすことができます。
bit 6
Reserved
このビットのデフォルト値は 0 です。
bit 5
Reserved
このビットのデフォルト値は 0 です。
bit 4
キーパッド割り込みのイネーブル
このビットは、キーパッド割り込みがホスト割り込み信号を引き起こすことがで
きるかどうかを制御します。キーパッド割り込みのステータスは、キーパッド割
り込みステータスビット（REG[0A02h] のビット 4）で示されます。
このビットが 0 のとき、キーパッド割り込みはホスト割り込み信号を引き起こす
ことができません。
このビットが 1 のとき、キーパッド割り込みはホスト割り込み信号を引き起こす
ことができます。
注
キーパッドを有効にした後は（REG[01C0h] のビット 0 ＝ 1）、キーパッドホス
ト割り込みを有効にする前に、REG[01C4h] ∼ REG[01C7h] のすべての割り込
みをクリアする必要があります。
bit 3
ホストタイマ 1 割り込みのイネーブル
このビットは、ホストタイマ 1 割り込みがホスト割り込み信号を引き起こすこと
ができるかどうかを制御します。ホストタイマ 1 割り込みのステータスは、ホス
トタイマ 1 割り込みステータスビット（REG[0A02h] のビット 3）で示されます。
このビットが 0 のとき、ホストタイマ 1 割り込みはホスト割り込み信号を引き起
こすことができません。
このビットが 1 のとき、ホストタイマ 1 割り込みはホスト割り込み信号を引き起
こすことができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
319
10. レジスタ
bit 2
ホストタイマ 0 割り込みのイネーブル
このビットは、ホストタイマ 0 割り込みがホスト割り込み信号を引き起こすこと
ができるかどうかを制御します。ホストタイマ 0 割り込みのステータスは、ホス
トタイマ 0 割り込みステータスビット（REG[0A02h] のビット 2）で示されます。
このビットが 0 のとき、ホストタイマ 0 割り込みはホスト割り込み信号を引き起
こすことができません。
このビットが 0 のとき、ホストタイマ 0 割り込みはホスト割り込み信号を引き起
こすことができます。
bit 1
ホスト DMA チャネル 1 転送完了割り込みのイネーブル
このビットは、ホスト DMA チャネル 1 転送完了割り込みがホスト割り込み信号
を引き起こすことができるかどうかを制御します。ホスト DMA チャネル 1 転送
完了割り込みのステータスは、ホスト DMA チャネル 1 転送完了割り込みステー
タスビット（REG[0A02h] のビット 1）で示されます。
このビットが 0 のとき、ホスト DMA チャネル 1 転送完了割り込みはホスト割り
込み信号を引き起こすことができません。
このビットが 1 のとき、ホスト DMA チャネル 1 転送完了割り込みはホスト割り
込み信号を引き起こすことができます。
bit 0
ホスト DMA チャネル 0 転送完了割り込みのイネーブル
このビットは、ホスト DMA チャネル 0 転送完了割り込みがホスト割り込み信号
を引き起こすことができるかどうかを制御します。ホスト DMA チャネル 0 転送
完了割り込みのステータスは、ホスト DMA チャネル 0 転送完了割り込みステー
タスビット（REG[0A02h] のビット 0）で示されます。
このビットが 0 のとき、ホスト DMA チャネル 0 転送完了割り込みはホスト割り
込み信号を引き起こすことができません。
このビットが 1 のとき、ホスト DMA チャネル 0 転送完了割り込みはホスト割り
込み信号を引き起こすことができます。
320
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A0Ah] Host Interrupt Enable Register 2
Default = 00h
Read/Write
n/a
画像フェッチャ
フレーム開始
割り込みのイネー
ブル
OSD ウィンドウ
フレーム開始
割り込みの
イネーブル
AUX ウィンドウ
フレーム開始
割り込みの
イネーブル
MAIN ウィンドウ
フレーム開始
割り込みの
イネーブル
ワープロジック
フレーム
バッファ
スイッチ
割り込みの
イネーブル
7
6
5
4
3
2
ワープロジック
輝度テーブル
割り込みの
イネーブル
ワープロジック
オフセット
テーブル
割り込みの
イネーブル
1
0
注
ホスト割り込みのイネーブルビット（REG[0A0Ch] のビット 2 を参照）は、ホスト割り込みのマスタ制
御です。REG[0A0Ch] のビット 2 ＝ 0 の場合、このレジスタ内の個々の割り込みの設定値にかかわらず、
割り込みはホストに送られません。
bit 6
画像フェッチャフレーム開始割り込みのイネーブル
このビットは、画像フェッチャフレーム開始割り込みがホスト割り込み信号を引
き起こすことができるかどうかを制御します。画像フェッチャフレーム開始割
り込みのステータスは、画像フェッチャフレーム開始割り込みステータスビット
（REG[0A04h] のビット 6）で示されます。
このビットが 0 のとき、画像フェッチャフレーム開始割り込みはホスト割り込み
信号を引き起こすことができません。
このビットが 1 のとき、画像フェッチャフレーム開始割り込みはホスト割り込み
信号を引き起こすことができます。
bit 5
OSD ウィンドウフレーム開始割り込みのイネーブル
このビットは、OSD ウィンドウフレーム開始割り込みがホスト割り込み信号を
引き起こすことができるかどうかを制御します。OSD ウィンドウフレーム開始
割り込みのステータスは、
OSDウィンドウフレーム開始割り込みステータスビッ
ト（REG[0A04h] のビット 5）で示されます。
このビットが 0 のとき、OSD ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができません。
このビットが 1 のとき、OSD ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができます。
bit 4
AUX ウィンドウフレーム開始割り込みのイネーブル
このビットは、AUX ウィンドウフレーム開始割り込みがホスト割り込み信号を
引き起こすことができるかどうかを制御します。AUX ウィンドウフレーム開始
割り込みのステータスは、AUX ウィンドウフレーム開始割り込みステータス
ビット（REG[0A04h] のビット 4）で示されます。
このビットが 0 のとき、AUX ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができません。
このビットが 1 のとき、AUX ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
321
10. レジスタ
bit 3
MAIN ウィンドウフレーム開始割り込みのイネーブル
このビットは、MAIN ウィンドウフレーム開始割り込みがホスト割り込み信号を
引き起こすことができるかどうかを制御します。MAIN ウィンドウフレーム開始
割り込みのステータスは、MAIN ウィンドウフレーム開始割り込みステータス
ビット（REG[0A04h] のビット 3）で示されます。
このビットが 0 のとき、MAIN ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができません。
このビットが 1 のとき、MAIN ウィンドウフレーム開始割り込みはホスト割り込
み信号を引き起こすことができます。
bit 2
ワープロジックフレームバッファスイッチ割り込みのイネーブル
このビットは、ワープロジックフレームバッファスイッチ割り込みがホスト割り
込み信号を引き起こすことができるかどうかを制御します。ワープロジックフ
レームバッファスイッチ割り込みのステータスは、ワープロジックフレームバッ
ファスイッチ割り込みステータスビット
（REG[0A04h]のビット2）で示されます。
このビットが 0 のとき、ワープロジックフレームバッファスイッチ割り込みはホ
スト割り込み信号を引き起こすことができません。
このビットが 1 のとき、ワープロジックフレームバッファスイッチ割り込みはホ
スト割り込み信号を引き起こすことができます。
bit 1
ワープロジック輝度テーブル割り込みのイネーブル
このビットは、ワープロジック輝度テーブル割り込みがホスト割り込み信号を引
き起こすことができるかどうかを制御します。ワープロジック輝度テーブル割
り込みのステータスは、ワープロジック輝度テーブル割り込みステータスビット
（REG[0A04h] のビット 1）で示されます。
このビットが 0 のとき、ワープロジック輝度テーブル割り込みはホスト割り込み
信号を引き起こすことができません。
このビットが 1 のとき、ワープロジック輝度テーブル割り込みはホスト割り込み
信号を引き起こすことができます。
bit 0
ワープロジックオフセットテーブル割り込みのイネーブル
このビットは、ワープロジックオフセットテーブル割り込みがホスト割り込み信
号を引き起こすことができるかどうかを制御します。ワープロジックオフセッ
トテーブル割り込みのステータスは、ワープロジックオフセットテーブル割り込
みステータスビット（REG[0A04h] のビット 0）で示されます。
このビットが 0 のとき、ワープロジックオフセットテーブル割り込みはホスト割
り込み信号を引き起こすことができません。
このビットが 1 のとき、ワープロジックオフセットテーブル割り込みはホスト割
り込み信号を引き起こすことができます。
322
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A0Ch] Host Interrupt Control Register
Default = 04h
bit 6
Read/Write
n/a
ホスト割り込み
端子トライ
ステートのイネー
ブル
n/a
ホスト割り込み
端子の極性
n/a
ホスト割り込み
のイネーブル
7
6
5
4
3
2
n/a
1
0
ホスト割り込み端子トライステートのイネーブル
このビットが 0 のとき、INT 端子は、ホスト割り込み端子の極性ビット
（REG[0A0Ch] のビット 4）の設定に基づいて駆動されます。
このビットが 1 のとき、INT 端子はアクティブ Low で、割り込みが発生しない
ときにはハイインピーダンス（Hi-Z）となります。
bit 4
ホスト割り込み端子の極性
REG[0A0Ch]のビット6＝0のとき、
ホスト割り込み端子INTの極性を制御します。
このビットが 0 のとき、ホスト割り込みがトリガされると INT 端子はアクティ
ブ High になります。
このビットが 1 のとき、ホスト割り込みがトリガされると INT 端子はアクティ
ブ Low になります。
bit 2
ホスト割り込みのイネーブル
このビットはホスト割り込みのマスタ制御です。
このビットが 0 のとき、REG[0A00h] ∼ REG[0A04h] の割り込みステータスビッ
トは、ホスト割り込みを引き起こすことができません（INT 端子は無効です）。
このビットが 1 のとき、REG[0A00h] ∼ REG[0A04h] の割り込みステータスビッ
トは、対応する割り込みのイネーブルビットが設定されていれば（REG[0A06h]
∼ REG[0A0Ah] を参照）、ホスト割り込みを引き起こすことができます（INT 端
子は有効です）
。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
323
10. レジスタ
REG[0A0Eh] ∼ REG[0A46h]
REG[0A0Eh] ∼ REG[0A46h] は通常、C33PE で使用され、ホストによってアクセスされません。
REG[0A0Eh] C33PE Device Interrupt Enable Register 0
Default = 00h
C33PE スプライト
割り込みのイネー
ブル
C33PE I2S DAC
割り込みのイネー
ブル
C33PE SDRAM
リード／ライト
バッファ
割り込みの
イネーブル
7
6
5
Read/Write
n/a
4
3
2
C33PE LCD2
割り込みの
イネーブル
C33PE LCD1
割り込みの
イネーブル
1
0
注
C33PE 割り込みのイネーブルビット 0 を設定する必要があります（REG[0A42h] のビット 0 ＝ 1）
。設定
しないと、このレジスタ内の個々の割り込みの設定値にかかわらず、割り込みは C33PE に送られません。
bit 7
C33PE スプライト割り込みのイネーブル
このビットは、スプライト割り込みが C33PE 割り込み信号を引き起こすことが
できるかどうかを制御します。スプライト割り込みのステータスは、スプライト
割り込みステータスビット（REG[0A00h] のビット 7）で示されます。
このビットが 0 のとき、スプライト割り込みは C33PE 割り込み信号を引き起こ
すことができません。
このビットが 1 のとき、スプライト割り込みは C33PE 割り込み信号を引き起こ
すことができます。
bit 6
C33PE I2S DAC 割り込みのイネーブル
このビットは、I2S DAC 割り込みが C33PE 割り込み信号を引き起こすことがで
きるかどうかを制御します。I2S DAC 割り込みのステータスは、I2S DAC 割り込
みステータスビット（REG[0A00h] のビット 6）で示されます。
このビットが 0 のとき、I2S DAC 割り込みは C33PE 割り込み信号を引き起こす
ことができません。
このビットが 1 のとき、I2S DAC 割り込みは C33PE 割り込み信号を引き起こす
ことができます。
bit 5
C33PE SDRAM リード／ライトバッファ割り込みのイネーブル
このビットは、SDRAM リード／ライトバッファ割り込みが C33PE 割り込み信
号を引き起こすことができるかどうかを制御します。SDRAM リード／ライト
バッファ割り込みのステータスは、SDRAM リード／ライトバッファ割り込みス
テータスビット（REG[0A00h] のビット 5）で示されます。
このビットが 0 のとき、SDRAM リード／ライトバッファ割り込みは C33PE 割
り込み信号を引き起こすことができません。
このビットが 1 のとき、SDRAM リード／ライトバッファ割り込みは C33PE 割
り込み信号を引き起こすことができます。
324
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 1
C33PE LCD2 割り込みのイネーブル
このビットは、LCD2 割り込みが C33PE 割り込み信号を引き起こすことができ
るかどうかを制御します。LCD2 割り込みのステータスは、LCD2 割り込みステー
タスビット（REG[0A00h] のビット 1）で示されます。
このビットが 0 のとき、LCD2 割り込みは C33PE 割り込み信号を引き起こすこ
とができません。
このビットが 1 のとき、LCD2 割り込みは C33PE 割り込み信号を引き起こすこ
とができます。
bit 0
C33PE LCD1 割り込みのイネーブル
このビットは、LCD1 割り込みが C33PE 割り込み信号を引き起こすことができ
るかどうかを制御します。LCD1 割り込みのステータスは、LCD1 割り込みステー
タスビット（REG[0A00h] のビット 0）で示されます。
このビットが 0 のとき、LCD1 割り込みは C33PE 割り込み信号を引き起こすこ
とができません。
このビットが 1 のとき、LCD1 割り込みは C33PE 割り込み信号を引き起こすこ
とができます。
REG[0A10h] C33PE Device Interrupt Enable Register 1
Default = 00h
n/a
Reserved
Reserved
C33PE
キーパッド
割り込みの
イネーブル
7
6
5
4
Read/Write
C33PE タイマ 1
割り込みの
イネーブル
3
C33PE タイマ 0
割り込みの
イネーブル
C33PE DMA
チャネル 1 転送
完了割り込みの
イネーブル
C33PE DMA
チャネル 0 転送
完了割り込みの
イネーブル
2
1
0
注
C33PE 割り込みのイネーブルビット 0 を設定する必要があります（REG[0A42h] のビット 0 ＝ 1）
。設定
しないと、このレジスタ内の個々の割り込みの設定値にかかわらず、割り込みは C33PE に送られません。
bit 6
Reserved
このビットのデフォルト値は 0 です。
bit 5
Reserved
このビットのデフォルト値は 0 です。
bit 4
C33PE キーパッド割り込みのイネーブル
このビットは、キーパッド割り込みが C33PE 割り込み信号を引き起こすことが
できるかどうかを制御します。キーパッド割り込みのステータスは、キーパッド
割り込みステータスビット（REG[0A02h] のビット 4）で示されます。
このビットが 0 のとき、キーパッド割り込みは C33PE 割り込み信号を引き起こ
すことができません。
このビットが 1 のとき、キーパッド割り込みは C33PE 割り込み信号を引き起こ
すことができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
325
10. レジスタ
bit 3
C33PE タイマ 1 割り込みのイネーブル
このビットは、タイマ 1 割り込みが C33PE 割り込み信号を引き起こすことがで
きるかどうかを制御します。タイマ 1 割り込みのステータスは、タイマ 1 割り込
みステータスビット（REG[0A02h] のビット 3）で示されます。
このビットが 0 のとき、タイマ 1 割り込みは C33PE 割り込み信号を引き起こす
ことができません。
このビットが 1 のとき、タイマ 1 割り込みは C33PE 割り込み信号を引き起こす
ことができます。
bit 2
C33PE タイマ 0 割り込みのイネーブル
このビットは、タイマ 0 割り込みが C33PE 割り込み信号を引き起こすことがで
きるかどうかを制御します。タイマ 0 割り込みのステータスは、タイマ 0 割り込
みステータスビット（REG[0A02h] のビット 2）で示されます。
このビットが 0 のとき、タイマ 0 割り込みは C33PE 割り込み信号を引き起こす
ことができません。
このビットが 1 のとき、タイマ 0 割り込みは C33PE 割り込み信号を引き起こす
ことができます。
bit 1
C33PE DMA チャネル 1 転送完了割り込みのイネーブル
このビットは、DMA チャネル 1 転送完了割り込みが C33PE 割り込み信号を引き
起こすことができるかどうかを制御します。DMA チャネル 1 転送完了割り込み
のステータスは、DMA チャネル 1 転送完了割り込みステータスビット
（REG[0A02h] のビット 1）で示されます。
このビットが 0 のとき、DMA チャネル 1 転送完了割り込みは C33PE 割り込み信
号を引き起こすことができません。
このビットが 1 のとき、DMA チャネル 1 転送完了割り込みは C33PE 割り込み信
号を引き起こすことができます。
bit 0
C33PE DMA チャネル 0 転送完了割り込みのイネーブル
このビットは、DMA チャネル 0 転送完了割り込みが C33PE 割り込み信号を引き
起こすことができるかどうかを制御します。DMA チャネル 0 転送完了割り込み
のステータスは、DMA チャネル 0 転送完了割り込みステータスビット
（REG[0A02h] のビット 0）で示されます。
このビットが 0 のとき、DMA チャネル 0 転送完了割り込みは C33PE 割り込み信
号を引き起こすことができません。
このビットが 1 のとき、DMA チャネル 0 転送完了割り込みは C33PE 割り込み信
号を引き起こすことができます。
326
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A12h] C33PE Device Interrupt Enable Register 2
Default = 00h
Read/Write
n/a
C33PE 画像
フェッチャ
フレーム開始
割り込みのイネー
ブル
C33PE OSD
ウィンドウ
フレーム開始
割り込みの
イネーブル
C33PE AUX
ウィンドウ
フレーム開始
割り込みの
イネーブル
C33PE MAIN
ウィンドウ
フレーム開始
割り込みの
イネーブル
C33PE
ワープロジック
フレーム
バッファ
スイッチ
割り込みの
イネーブル
7
6
5
4
3
2
C33PE
ワープロジック
輝度テーブル
割り込みの
イネーブル
C33PE
ワープロジック
オフセット
テーブル
割り込みの
イネーブル
1
0
注
C33PE 割り込みのイネーブルビット 0 を設定する必要があります（REG[0A42h] のビット 0 ＝ 1）
。設定
しないと、このレジスタ内の個々の割り込みの設定値にかかわらず、割り込みは C33PE に送られません。
bit 6
C33PE 画像フェッチャフレーム開始割り込みのイネーブル
このビットは、画像フェッチャフレーム開始割り込みが C33PE 割り込み信号を
引き起こすことができるかどうかを制御します。画像フェッチャフレーム開始
割り込みのステータスは、画像フェッチャフレーム開始割り込みステータスビッ
ト（REG[0A04h] のビット 6）で示されます。
このビットが 0 のとき、画像フェッチャフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができません。
このビットが 1 のとき、画像フェッチャフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができます。
bit 5
C33PE OSD ウィンドウフレーム開始割り込みのイネーブル
このビットは、OSD ウィンドウフレーム開始割り込みが C33PE 割り込み信号を
引き起こすことができるかどうかを制御します。OSD ウィンドウフレーム開始
割り込みのステータスは、
OSDウィンドウフレーム開始割り込みステータスビッ
ト（REG[0A04h] のビット 5）で示されます。
このビットが 0 のとき、OSD ウィンドウフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができません。
このビットが 1 のとき、OSD ウィンドウフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができます。
bit 4
C33PE AUX ウィンドウフレーム開始割り込みのイネーブル
このビットは、AUX ウィンドウフレーム開始割り込みが C33PE 割り込み信号を
引き起こすことができるかどうかを制御します。AUX ウィンドウフレーム開始
割り込みのステータスは、AUX ウィンドウフレーム開始割り込みステータス
ビット（REG[0A04h] のビット 4）で示されます。
このビットが 0 のとき、AUX ウィンドウフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができません。
このビットが 1 のとき、AUX ウィンドウフレーム開始割り込みは C33PE 割り込
み信号を引き起こすことができます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
327
10. レジスタ
bit 3
C33PE MAIN ウィンドウフレーム開始割り込みのイネーブル
このビットは、MAIN ウィンドウフレーム開始割り込みが C33PE 割り込み信号
を引き起こすことができるかどうかを制御します。MAIN ウィンドウフレーム開
始割り込みのステータスは、MAIN ウィンドウフレーム開始割り込みステータス
ビット（REG[0A04h] のビット 3）で示されます。
このビットが 0 のとき、MAIN ウィンドウフレーム開始割り込みは C33PE 割り
込み信号を引き起こすことができません。
このビットが 1 のとき、MAIN ウィンドウフレーム開始割り込みは C33PE 割り
込み信号を引き起こすことができます。
bit 2
C33PE ワープロジックフレームバッファスイッチ割り込みのイネーブル
このビットは、ワープロジックフレームバッファスイッチ割り込みが C33PE 割
り込み信号を引き起こすことができるかどうかを制御します。ワープロジック
フレームバッファスイッチ割り込みのステータスは、ワープロジックフレーム
バッファスイッチ割り込みステータスビット（REG[0A04h] のビット 2）で示さ
れます。
このビットが 0 のとき、ワープロジックフレームバッファスイッチ割り込みは
C33PE 割り込み信号を引き起こすことができません。
このビットが 1 のとき、ワープロジックフレームバッファスイッチ割り込みは
C33PE 割り込み信号を引き起こすことができます。
bit 1
C33PE ワープロジック輝度テーブル割り込みのイネーブル
このビットは、ワープロジック輝度テーブル割り込みが C33PE 割り込み信号を
引き起こすことができるかどうかを制御します。ワープロジック輝度テーブル
割り込みのステータスは、ワープロジック輝度テーブル割り込みステータスビッ
ト（REG[0A04h] のビット 1）で示されます。
このビットが 0 のとき、ワープロジック輝度テーブル割り込みは C33PE 割り込
み信号を引き起こすことができません。
このビットが 1 のとき、ワープロジック輝度テーブル割り込みは C33PE 割り込
み信号を引き起こすことができます。
bit 0
C33PE ワープロジックオフセットテーブル割り込みのイネーブル
このビットは、ワープロジックオフセットテーブル割り込みが C33PE 割り込み
信号を引き起こすことができるかどうかを制御します。ワープロジックオフ
セットテーブル割り込みのステータスは、ワープロジックオフセットテーブル割
り込みステータスビット（REG[0A04h] のビット 0）で示されます。
このビットが 0 のとき、ワープロジックオフセットテーブル割り込みは C33PE
割り込み信号を引き起こすことができません。
このビットが 1 のとき、ワープロジックオフセットテーブル割り込みは C33PE
割り込み信号を引き起こすことができます。
328
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A20h] C33PE Interrupt 0 Control Register 0
Default = 10h
Read/Write
C33PE 割り込み 0 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 0 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 0 に対応するベクタ番号を指定します。
bits 7-0
REG[0A21h] C33PE Interrupt 0 Control Register 1
Default = 0Fh
Read/Write
C33PE 割り込み 0 優先レベルビット 3 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
C33PE 割り込み 0 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 0 に対応する優先レベルを指定します。
bits 3-0
REG[0A22h] C33PE Interrupt 1 Control Register 0
Default = 11h
Read/Write
C33PE 割り込み 1 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 1 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 1 に対応するベクタ番号を指定します。
bits 7-0
REG[0A23h] C33PE Interrupt 1 Control Register 1
Default = 01h
Read/Write
C33PE 割り込み 1 優先レベルビット 3 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
C33PE 割り込み 1 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 1 に対応する優先レベルを指定します。
bits 3-0
REG[0A24h] C33PE Interrupt 2 Control Register 0
Default = 12h
Read/Write
C33PE 割り込み 2 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 2 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 2 に対応するベクタ番号を指定します。
bits 7-0
REG[0A25h] C33PE Interrupt 2 Control Register 1
Default = 01h
Read/Write
C33PE 割り込み 2 優先レベルビット 3 ∼ 0
n/a
7
bits 3-0
0
6
5
4
3
2
1
0
C33PE 割り込み 2 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 2 に対応する優先レベルを指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
329
10. レジスタ
REG[0A26h] C33PE Interrupt 3 Control Register 0
Default = 13h
Read/Write
C33PE 割り込み 3 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 3 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 3 に対応するベクタ番号を指定します。
bits 7-0
REG[0A27h] C33PE Interrupt 3 Control Register 1
Default = 01h
Read/Write
C33PE 割り込み 3 優先レベルビット 3 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
C33PE 割り込み 3 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 3 に対応する優先レベルを指定します。
bits 3-0
REG[0A28h] C33PE Interrupt 4 Control Register 0
Default = 14h
Read/Write
C33PE 割り込み 4 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 4 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 4 に対応するベクタ番号を指定します。
bits 7-0
REG[0A29h] C33PE Interrupt 4 Control Register 1
Default = 01h
Read/Write
C33PE 割り込み 4 優先レベルビット 3 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
C33PE 割り込み 4 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 4 に対応する優先レベルを指定します。
bits 3-0
REG[0A2Ah] C33PE Interrupt 5 Control Register 0
Default = 15h
Read/Write
C33PE 割り込み 5 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 5 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 5 に対応するベクタ番号を指定します。
bits 7-0
REG[0A2Bh] C33PE Interrupt 5 Control Register 1
Default = 0Fh
Read/Write
C33PE 割り込み 5 優先レベルビット 3 ∼ 0
n/a
7
bits 3-0
330
0
6
5
4
3
2
1
0
C33PE 割り込み 5 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 5 に対応する優先レベルを指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A2Ch] C33PE Interrupt 6 Control Register 0
Default = 16h
Read/Write
C33PE 割り込み 6 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 6 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 6 に対応するベクタ番号を指定します。
bits 7-0
REG[0A2Dh] C33PE Interrupt 6 Control Register 1
Default = 0Dh
Read/Write
C33PE 割り込み 6 優先レベルビット 3 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
C33PE 割り込み 6 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 6 に対応する優先レベルを指定します。
bits 3-0
REG[0A2Eh] C33PE Interrupt 7 Control Register 0
Default = 17h
Read/Write
C33PE 割り込み 7 ベクタ番号ビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込み 7 ベクタ番号ビット [7:0]
これらのビットは、C33PE 割り込み 7 に対応するベクタ番号を指定します。
bits 7-0
REG[0A2Fh] C33PE Interrupt 7 Control Register 1
Default = 0Ch
Read/Write
C33PE 割り込み 7 優先レベルビット 3 ∼ 0
n/a
7
bits 3-0
0
6
5
4
3
2
1
0
C33PE 割り込み 7 優先レベルビット [3:0]
これらのビットは、C33PE 割り込み 7 に対応する優先レベルを指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
331
10. レジスタ
REG[0A40h] C33PE Manual Interrupt Trigger Register
Default = 00h
Write Only
C33PE 手動割り込みトリガビット 7 ∼ 0
7
6
5
4
3
2
1
0
C33PE 手動割り込みトリガビット [7:0]（書き込み専用）
これらのビットは、対応する C33PE 割り込みの手動トリガを可能にします。各
割り込みがトリガされると、REG[0A44h] 内の対応するビットは、割り込みがク
リアされるまで、割り込みステータスを表す 1 を示すことになります。
REG[0A42h] を使用して有効にした割り込みだけが C33PE に対して割り込み要求
を引き起こすことになります。
このビットに 0 を書き込んでもハードウェア上の効果はありません。
このビットに 1 を書き込むと、対応する割り込みを手動でトリガします。
bits 7-0
注
1. C33PE 割り込み 0 はデバイスによってトリガされます。これには、
REG[0A00h] ∼ REG[0A04h] の有効にした割り込みが含まれます。これらの
割り込みは、REG[0A0Eh] ∼ REG[0A12h] を使用して、C33PE に対して明
確に有効にする必要があります
2. 割り込み 0 は C33PE デバイス割り込みに対応しており、このレジスタから
制御することはできません。
REG[0A42h] C33PE Interrupt Enable Register
Default = E1h
Read/Write
C33PE 割り込みのイネーブルビット 7 ∼ 0
7
6
5
4
3
2
1
C33PE 割り込みのイネーブルビット [7:0]
これらのビットは、対応する C33PE 割り込みを制御します。これらの割り込み
のそのままの値は、C33PE Interrupt Status Register（REG[0A44h]）で利用可能です。
このビットが 0 のとき、対応する割り込みは無効です。
このビットが 1 のとき、対応する割り込みは有効です。
bits 7-0
REG[0A43h] C33PE NMI Interrupt Enable Register
Default = 80h
C33PE NMI 割り込
みのイネーブル
7
bit 7
332
0
Read/Write
n/a
6
5
4
3
2
1
0
C33PE NMI 割り込みのイネーブル
このビットは、C33PE NMI 割り込みを制御します。
このビットが 0 のとき、NMI 割り込みはトリガされません。
このビットが 1 のとき、タイマ 0 期間（REG[0A88h] ∼ REG[0A89h]）が経過す
ると、NMI 割り込みがトリガされます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A44h] C33PE Interrupt Status Register
Default = 00h
Read/Write
C33PE 割り込みステータスビット 7 ∼ 0
7
6
5
4
3
2
1
0
C33PE 割り込みステータスビット [7:0]
これらのビットは、対応する C33PE 割り込みのそのままの値を示します。これ
らのビットは、C33PE Interrupt Enable Register（REG[0A42h]）内の対応するビッ
トによってマスクされません。
このビットが 0 のとき、対応する割り込みは発生していません。
このビットが 1 のとき、対応する割り込みが発生しています。
bits 7-0
これらの割り込みをクリアするには（読み出し専用の割り込み 0、2、および 3
を除く）
、対応するステータスビットに 1 を書き込みます。
注
割り込み 0 は C33PE デバイス割り込みに対応しており、このレジスタから制
御することはできません。
割り込み 2 はウォッチドッグ割り込みに対応し、Interrupt Status Register 0
（REG[0A00h] のビット 2）で読み出してクリアすることができます。
割り込み 3 は I2S DAC DMA 割り込みに対応し、I2S DMA Status Register
（REG[0154h] のビット 3）で読み出してクリアすることができます。
REG[0A46h] C33 to Host Interrupt Trigger Register
Default = 00h
Write Only
C33PE - ホスト
手動割り込み
トリガ
n/a
7
bit 0
6
5
4
3
2
1
0
C33PE - ホスト手動割り込みトリガ（書き込み専用）
このビットは、C33PE - ホスト手動割り込み用のトリガです。この割り込みは、
ホストに通知するために C33PE が使用します。C33PE - ホスト手動割り込みのス
テータスは、C33PE - ホスト手動割り込みステータスビット（REG[0A02h] のビッ
ト 7）で示されます。この割り込みは、REG[0A08h] のビット 7 が 1 に設定され
ている場合にのみホスト割り込み信号を引き起こします。
このビットに 0 を書き込んでもハードウェア上の効果はありません。
このビットに 1 を書き込むと、C33PE - ホスト手動割り込みをトリガします。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
333
10. レジスタ
10.4.15 タイマ設定レジスタ
REG[0A80h] Timer Clock Configuration Register 0
Default = 24h
Read/Write
タイマクロック分周選択ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0A81h] Timer Clock Configuration Register 1
Default = 00h
Read/Write
タイマクロック分周選択ビット 11 ∼ 8
n/a
7
REG[0A81h] bits 3-0
REG[0A80h] bits 7-0
6
0
5
4
3
2
1
0
タイマクロック分周選択ビット [11:0]
これらのビットは、タイマ 0、タイマ 1、およびウォッチドッグタイマに使用さ
れるタイマクロック（LSCLK）用の分周比を決定します。タイマクロックは、
CNF0 の設定に応じて、CLKI または OSCI から供給される入力クロック INCLK1
から得られます。クロック構造の詳細については、126 ページの 9.「クロック」
を参照してください。
分周比は、次式に従って、タイマが使用できるよう適切に設定する必要がありま
す。
タイムクロック分周比＝ 1: （REG[0A81h] のビット 3 ∼ 0, REG[0A80h] の
ビット 7 ∼ 0）＋ 1
334
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0A84h] Timer Control Register
Default = 01h
Read/Write
n/a
7
6
5
4
ウォッチドッグ
タイムアウト
アクション
ウォッチドッグ
タイマのイネー
ブル
タイマ 1 の
イネーブル
タイマ 0 の
イネーブル
3
2
1
0
bit 3
ウォッチドッグタイムアウトアクション
これらのビットは、ウォッチドッグタイマが有効のときにのみ効果があります
（REG[0A84h] のビット 2 ＝ 1）。このビットは、ウォッチドッグタイマがタイム
アウトしたときにどうなるかを決定します。タイムアウトが生じるのは、ウォッ
チドッグタイマ期間に到達したときです（REG[0A86h] ∼ REG[0A87h] を参照）。
カウンタをリセットし、
タイムアウトが生じないようにするには、定期的に2371h
の値を Watchdog Timer Clear Register（REG[0A8Ch] ∼ REG[0A8Dh]）に書き込む
必要があります。
このビットが 0 のとき、ウォッチドッグタイマタイムアウトは IRQ2 割り込みを
発生します。
このビットが 1 のとき、ウォッチドッグタイマタイムアウトはシステムリセット
を生成します。
bit 2
ウォッチドッグタイマのイネーブル
このビットはウォッチドッグタイマを制御します。タイマを有効にする前に、
ウォッチドッグタイマ期間ビット（REG[0A86h] ∼ REG[0A87h]）を設定してお
く必要があります。
このビットが 0 のとき、ウォッチドッグタイマは無効です。（デフォルト）
このビットが 1 のとき、ウォッチドッグタイマは有効です。
bit 1
タイマ 1 のイネーブルこのビットはタイマ 1 を制御します。タイマを有効にする
前に、タイマ 1 期間ビット（REG[0A8Ah] のビット 7 ∼ 0）を設定しておく必要
があります。タイマのステータスは、タイマ 1 割り込みステータスビット
（REG[0A02h] のビット 3）で示されます。
このビットが 0 のとき、タイマ 1 は無効です。（デフォルト）
このビットが 1 のとき、タイマ 1 は有効です。
bit 0
タイマ 0 のイネーブル
このビットはタイマ 0 を制御します。これを使用して C33PE NMI 割り込みを生
成することができます（REG[0A43h] を参照）。タイマを有効にする前に、タイマ
0 期間ビット（REG[0A88h] ∼ REG[0A89h]）を設定しておく必要があります。タ
イマのステータスは、タイマ 0 割り込みステータスビット（REG[0A02h] のビッ
ト 2）で示されます。
このビットが 0 のとき、タイマ 0 は無効です。（デフォルト）
このビットが 1 のとき、タイマ 0 は有効です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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335
10. レジスタ
REG[0A86h] Watchdog Timer Period Register 0
Default = 00h
Read/Write
ウォッチドッグタイマ期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0A87h] Watchdog Timer Period Register 1
Default = 00h
0
Read/Write
ウォッチドッグタイマ期間ビット 15 ∼ 8
7
REG[0A87h] bits 7-0
REG[0A86h] bits 7-0
6
5
4
3
2
1
0
ウォッチドッグタイマ期間ビット [15:0]
これらのビットは、ウォッチドッグタイマが有効のときにのみ効果があります
（REG[0A84h] のビット 2 ＝ 1）。これらのビットは、タイマクロック（LSCLK）の
単位で期間を決定します。タイマはこれをカウントしてから、ウォッチドッグタ
イムアウトアクションをトリガします（REG[0A84h] のビット 3 を参照）
。カウン
タをリセットし、タイムアウトが生じないようにするには、定期的に 2371h の値
を Watchdog Timer Clear Register（REG[0A8Ch] ∼ REG[0A8Dh]）に書き込む必要
があります。ウォッチドッグタイマ期間は、次式で定義されます。
初期タイマ期間（max）＝ ((REG[0A87h] のビット 7 ∼ 0, REG[0A86h] のビット
7 ∼ 0) − 1) × LSCLK
初期タイマ期間（min）＝ ((REG[0A87h] のビット 7 ∼ 0, REG[0A86h] のビット
7 ∼ 0) − 2) × LSCLK
その後のタイマ期間＝ ((REG[0A87h] のビット 7 ∼ 0, REG[0A86h] のビット
7 ∼ 0) − 1) × LSCLK
注
ウォッチドッグタイマ期間ビットを 0000h に設定しないでください。この値に
設定すると、65536 LSCLK の遅延を生じます。
336
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0A88h] Timer 0 Period Register 0
Default = E8h
Read/Write
タイマ 0 期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0A89h] Timer 0 Period Register 1
Default = 03h
Read/Write
タイマ 0 期間ビット 11 ∼ 8
n/a
7
REG[0A89h] bits 3-0
REG[0A88h] bits 7-0
6
0
5
4
3
2
1
0
タイマ 0 期間ビット [11:0]
これらのビットは、タイマ 0 が有効のときにのみ効果があります（REG[0A84h]
のビット 0 ＝ 1）。これらのビットは、タイマクロック（LSCLK）の単位で期間
を決定します。タイマはこれをカウントしてから、タイマ 0 割り込みステータス
ビット（REG[0A02h] のビット 2）をトリガします。タイマ 0 期間は、次式で定
義されます。
初期タイマ期間（max）＝ ((REG[0A89h] のビット 3 ∼ 0, REG[0A88h] のビット
7 ∼ 0) − 1) × LSCLK
初期タイマ期間（min）＝ ((REG[0A89h] のビット 3 ∼ 0, REG[0A88h] のビット
7 ∼ 0) − 2) × LSCLK
その後のタイマ期間＝ ((REG[0A89h] のビット 3 ∼ 0, REG[0A88h] のビット
7 ∼ 0) − 1) × LSCLK
注
タイマ 0 期間ビットを 000h に設定しないでください。この値に設定すると、
8192 LSCLK の遅延を生じます。
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（Rev. 1.7）
EPSON
337
10. レジスタ
REG[0A8Ah] Timer 1 Period Register
Default = 00h
Read/Write
タイマ 1 期間ビット 7 ∼ 0
7
6
5
4
3
2
1
0
タイマ 1 期間ビット [7:0]
これらのビットは、タイマ 1 が有効のときにのみ効果があります（REG[0A84h]
のビット 1 ＝ 1）。これらのビットは、タイマクロック（LSCLK）の単位で期間
を決定します。タイマはこれをカウントしてから、タイマ 1 割り込みステータス
ビット（REG[0A02h] のビット 3）をトリガします。タイマ 1 期間は、次式で定
義されます。
bits 7-0
初期タイマ期間（max）＝ ((REG[0A8Ah] のビット 7 ∼ 0 − 1) × LSCLK
初期タイマ期間（min）＝ ((REG[0A8Ah] のビット 7 ∼ 0 − 2) × LSCLK
その後のタイマ期間＝ ((REG[0A8Ah] のビット 7 ∼ 0 − 1) × LSCLK
注
タイマ 1 期間ビットを 00h に設定しないでください。この値に設定すると、
8192 LSCLK の遅延を生じます。
REG[0A8Ch] Watchdog Timer Clear Register 0
Default = 00h
Write Only
ウォッチドッグタイマクリアビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0A8Dh] Watchdog Timer Clear Register 1
Default = 00h
0
Write Only
ウォッチドッグタイマクリアビット 15 ∼ 8
7
REG[0A8Dh] bits 7-0
REG[0A8Ch] bits 7-0
338
6
5
4
3
2
1
0
ウォッチドッグタイマクリアビット [15:0]（書き込み専用）
ウォッチドッグタイマを有効にすると（REG[0A84h] のビット 2 ＝ 1）
、ソフト
ウェアは定期的にこれらのビットに 16 ビット値 2371h を書き込む必要がありま
す。これによってウォッチドッグタイマがリセットされタイムアウトが生じなく
なります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.16 SPI フラッシュメモリインタフェースレジスタ
REG[0B00h] SPI Flash Read Data Register
Default =FFh
Read Only
SPI フラッシュリードデータビット 7 ∼ 0
7
6
5
4
3
2
1
0
SPI フラッシュリードデータビット [7:0]（読み出し専用）
これらのビットには、
「ダミー」ライトを SPI フラッシュメモリインタフェース
に書き込むときに読み出される 8 ビット値が含まれています。
bits 7-0
REG[0B02h] SPI Flash Write Data Register
Default = 00h
Write Only
SPI フラッシュライトデータビット 7 ∼ 0
7
6
5
4
3
2
1
SPI フラッシュライトデータビット [7:0]（書き込み専用）
これらのビットは、SPI フラッシュメモリインタフェース用のライトデータレジ
スタです。このレジスタに値を書き込むと、指定した値のシリアル出力転送が
SPI フラッシュメモリインタフェースに対して開始されます。
bits 7-0
REG[0B03h] SPI Flash Data Control Register
Default = 00h
Read/Write
SPI フラッシュ
データ出力の
イネーブル
n/a
7
bit 0
0
6
5
4
3
2
1
0
SPI フラッシュデータ出力のイネーブル
このビットは、SPI フラッシュメモリインタフェースデータライン用のデータ出
力（SPIDIO 端子）を制御します。
このビットが 0 のとき、SPIDIO 端子はハイインピーダンスであり、SPI フラッ
シュリードモードが 0 に設定されていると（REG[0B04h] のビット 7 ＝ 0）、SPI
フラッシュメモリリードが可能となります。
このビットが 1 のとき、SPIDIO 端子は駆動され、SPI フラッシュリードモード
が 0 に設定されていると（REG[0B04h] のビット 7 ＝ 0）
、SPI フラッシュメモリ
ライトが可能となります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
339
10. レジスタ
REG[0B04h] SPI Flash Control Register
Default = 11h
SPI フラッシュ
リードモード
Reserved
7
6
Read/Write
SPI フラッシュクロック分周選択ビット 2 ∼ 0
5
4
3
SPI フラッシュ
クロック
位相選択
SPI フラッシュ
クロック
極性選択
SPI フラッシュの
イネーブル
2
1
0
SPI フラッシュリードモード
このビットは、SPI フラッシュメモリを読み取る場合のモードを選択します。
このビットが 0 のとき、SPI フラッシュメモリは、REG[0B00h] のレジスタを通
じてファームウェアによって読み出されます。
このビットが 1 のとき、SPI フラッシュメモリは、ベースアドレス 2000_0000h に
てファームウェアによって読み出されます。このモードでは、フラッシュメモリ
の内容は、シリアルリードとリードデータのデシリアライゼーションを処理する
シリアルフラッシュ読み出しロジックによって読み出されます。このモードで
は、シリアルフラッシュメモリデバイスは、メモリマップされたパラレルフラッ
シュデバイスのようにアクセス可能となります。
bit 7
注
このビットが 1 のとき、SPI フラッシュメモリへの書き込みは不可能です。
bit 6
Reserved
このビットは予約ビットで、1 に設定する必要があります。
bits 5-3
SPI フラッシュクロック分周選択ビット [2:0]
これらのビットは、SPI フラッシュクロックの分周比を選択します。SPI フラッ
シュクロックのソースは、外部の SDRAM クロックです。
表 10-52 SPI フラッシュクロック分周比の選択
REG[0B04h] のビット 5 ∼ 3
SPI フラッシュクロック
分周比
REG[0B04h] のビット 5 ∼ 3
SPI フラッシュクロック
分周比
000
1:2
100
1:6
001
1:3
101
1:7
010
1:4
110
1:8
011
1:5
111
1:9
注
奇数の SPI クロック分周の場合、SPICLK 出力は 50/50 のデューティサイクル
を保持できません。
bit 2
340
SPI フラッシュクロック位相の選択
このビットは、SPI フラッシュクロックの位相を選択します。SPI フラッシュメ
モリクロックの位相と極性の設定の一覧については、341 ページの表 10-53「SPI
フラッシュクロックの位相と極性」を参照してください。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
SPI フラッシュクロック極性の選択（CPOL）
このビットは、SPI フラッシュクロックの極性を選択します。以下の表は、SPI フ
ラッシュクロックの極性と位相の設定を一覧で示しています。
bit 1
表 10-53 SPI フラッシュクロックの位相と極性
REG[0B04h] のビット 2
REG[0B04h] のビット 1
有効データ
クロックのアイドリング
ステータス
0
SPI フラッシュクロックの
立ち上がりエッジ
Low
1
SPI フラッシュクロックの
立ち下がりエッジ
High
0
SPI フラッシュクロックの
立ち下がりエッジ
Low
1
SPI フラッシュクロックの
立ち上がりエッジ
High
0
1
bit 0
SPI フラッシュのイネーブル
このビットは、SPI フラッシュメモリインタフェースロジックを制御します。
このビットが 0 のとき、SPI フラッシュメモリインタフェースは無効であり、
2000_0000h の SPI フラッシュリードポートにはアクセスしないでください。
このビットが 1 のとき、SPI フラッシュメモリインタフェースは有効です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
341
10. レジスタ
REG[0B06h] SPI Flash Status Register
Default = 04h
Read Only
n/a
7
6
5
4
SPI フラッシュ
使用中フラグ
SPI Flash Write
Data Register
空きフラグ
SPI フラッシュ
リードデータ
オーバーラン
フラグ
3
2
1
SPI フラッシュ
リードデータ
準備完了フラグ
0
bit 3
SPI フラッシュ使用中フラグ（読み出し専用）
このビットは、SPI フラッシュメモリインタフェースの状態を示します。
このビットが 0 のとき、SPI フラッシュメモリインタフェースは使用中ではあり
ません。
このビットが 1 のとき、SPI フラッシュメモリインタフェースは使用中です。
bit 2
SPI Flash Write Data Register 空きフラグ（読み出し専用）このビットは、SPI Flash
Write Data Register が空き状態であることを示します。この状態は、シリアライ
ゼーション／送信のためにレジスタに書き込むデータをラッチするときに発生
します。
このビットが 0 のとき、SPI Flash Write Data Register は空き状態ではありません。
このビットが 1 のとき、SPI Flash Write Data Register は空き状態です。
（デフォルト）
このフラグをクリアするには、SPI Flash Write Data Register（REG[0B02h]）にデー
タを書き込みます。
bit 1
SPI フラッシュリードデータオーバーランフラグ（読み出し専用）
このビットは、既存のデータを読み取る前に SPI Flash Read Data Register に新し
いデータがロードされたことを示します（新しいデータがロードされている間、
REG[0B06h] のビット 0 ＝ 1）
。このケースでは、古いデータは利用できなくなり、
再び読み出す必要があります。
このビットが 0 のとき、SPI フラッシュリードデータオーバーランは発生してい
ません。
このビットが 1 のとき、SPI フラッシュリードデータオーバーランが発生してい
ます。
このフラグをクリアするには、SPI Flash Read Data Register（REG[0B00h]）を読
み出します。
bit 0
SPI フラッシュリードデータ準備完了フラグ（読み出し専用）
このビットは、SPI フラッシュメモリからのリードデータが、SPI Flash Read Data
Register（REG[0B00h]）で利用可能（準備完了）であることを示します。
このビットが 0 のとき、SPI フラッシュメモリリードデータは準備完了ではあり
ません。
このビットが 1 のとき、SPI フラッシュメモリリードデータが準備完了です。
このフラグをクリアするには、SPI Flash Read Data Register（REG[0B00h]）を読
み出します。
342
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0B0Ah] SPI Flash Chip Select Control Register
Default = 00h
Read/Write
SPI フラッシュ
チップセレクト
のイネーブル
n/a
7
bit 0
6
5
4
3
2
1
0
SPI フラッシュチップセレクトのイネーブル
このビットは、SPI フラッシュ読み出しモードビットが 0 に設定されている
（REG[0B04h] のビット 7 ＝ 0）ときにのみ効果があります。このビットは、SPI
フラッシュメモリインタフェース用のチップセレクト（SPICS 端子）を制御しま
す。
このビットが 0 のとき、チップセレクトは無効です。
このビットが 1 のとき、チップセレクトは有効です。
注
シリアルフラッシュメモリインタフェース用のチップセレクト出力端子は、ア
クティブ Low です。したがって、このビットが 0 のとき、SPICS は High であ
り、このビットが 1 のとき、SPICS は Low です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
343
10. レジスタ
10.4.17 キャッシュ制御レジスタ
REG[0C00h] C33 Instruction Cache Control Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
Reserved
C33 命令
キャッシュの
イネーブル
1
0
bit 1
Reserved
このビットは 0 に設定する必要があります。
bit 0
C33 命令キャッシュのイネーブル
このビットは C33 命令キャッシュを制御します。C33 命令キャッシュは、C33 が
有効で
（REG[001Ch] のビット 6 ＝ 1）、
かつリセット状態でないとき（REG[001Dh]
のビット 01）にのみ有効にすることができます。このビットを読み出すことで、
このビットに書き込んだ後、キャッシュが有効か無効かを確認することができま
す。ただし、有効／無効のシーケンスロジックは、キャッシュの実際の状態がこ
のビットに反映されるときに遅延を生じます。C33 が動作していない間にこの
ビットが書き込まれた場合、このビットのリードバック値は変更されません。
このビットが 0 のとき、C33 命令キャッシュは無効です。
このビットが 1 のとき、C33 命令キャッシュは有効です。
344
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.18 カメラインタフェースレジスタ
REG[0D00h] Camera1 Enable Register
Default = 00h
カメラ 1 ソフト
ウェアリセット
（WO）
7
Read/Write
n/a
6
5
4
3
Reserved
Reserved
カメラ 1
インタフェース
のイネーブル
2
1
0
bit 7
カメラ 1 ソフトウェアリセット（書き込み専用）
このビットは、カメラ 1 ロジックのソフトウェアリセットを実行し、Camera1
Register（REG[0D00h] ∼ REG[0D35h]）をデフォルト値にリセットします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、カメラ 1 のソフトウェアリセットが開始されます。
bit 2
Reserved
このビットは 0 に設定する必要があります。
bit 1
Reserved
このビットは 0 に設定する必要があります。
bit 0
カメラ 1 インタフェースのイネーブル
このビットは、カメラ 1 のインタフェースロジックを有効にします。
このビットが 0 のとき、カメラ 1 のインタフェースは無効です。
このビットが 1 のとき、カメラ 1 のインタフェースは有効です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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345
10. レジスタ
REG[0D02h] Camera1 Clock Configuration Register
Default = 00h
カメラ 1 クロック
出力のディセーブ
ル
7
bit 7
Read/Write
カメラ 1 クロック分周選択ビット 4 ∼ 0
6
5
4
3
2
Reserved
カメラ 1
クロック極性
1
0
カメラ 1 クロック出力のディセーブル
このビットは、カメラ 1 のクロック（CM1CLKOUT）を制御します。
このビットが 0 のとき、カメラ 1 のクロックは有効です。
このビットが 1 のとき、カメラ 1 のクロックは無効です。
注
SPI 2 ストリームモードの場合（25 ページの 5.4「コンフィギュレーション端
子」を参照）
、カメラ 1 のインタフェースを RGB ストリーム入力モード用に設
定するとき、REG[0D02h] のビット 7 を 1 に設定する必要があります。
bits 6-2
カメラ 1 クロック分周選択ビット [4:0]
これらのビットは、カメラ 1 クロック出力（CM1CLKOUT）の生成に使用する
分周比を指定します。クロックのソースはシステムクロックであり、分周比は、
次式を使用してプログラム可能です。
カメラ 1 クロック分周比＝（REG[0D02h] のビット 6 ∼ 2）＋ 1
bit 1
Reserved
このビットは 0 に設定する必要があります。
bit 0
カメラ 1 クロック極性
このビットは、カメラ 1 の入力クロック（CM1CLKIN）極性を選択します。
このビットを 0 にすると、CM1CLKIN 信号の立ち上がりエッジでカメラ 1 入力
信号がラッチされます。（デフォルト）
このビットを 1 にすると、CM1CLKIN 信号の立ち下がりエッジでカメラ 1 入力
信号がラッチされます。
346
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（Rev. 1.7）
10. レジスタ
REG[0D04h] Camera1 Signal Polarity Register
Default = 00h
Read/Write
n/a
7
6
5
4
Reserved
CM1VREF 極性
CM1HREF 極性
CM1DATEN 極性
3
2
1
0
bit 3
Reserved
このビットは 0 に設定する必要があります。
bit 2
CM1VREF 極性
このビットは、カメラ 1 の VSYNC 信号の極性を選択します。
このビットが 0 のとき、CM1VREF 信号はアクティブ Low です。（デフォルト）
このビットが 1 のとき、CM1VREF 信号はアクティブ High です。
bit 1
CM1HREF 極性
このビットは、カメラ 1 の HSYNC 信号の極性を選択します。
このビットが 0 のとき、CM1HREF 信号はアクティブ Low です。（デフォルト）
このビットが 1 のとき、CM1HREF 信号はアクティブ High です。
bit 0
CM1DATEN 極性
このビットは、カメラ 1 使用データのイネーブルビットが 1 に設定されていると
き（REG[0D06h] のビット 7 ＝ 1）にのみ効果があります。このビットは、カメ
ラ 1 データのイネーブル信号の極性を選択します。
このビットが 0 のとき、カメラ 1 データのイネーブルはアクティブ High です。
（デフォルト）
このビットが 1 のとき、カメラ 1 データのイネーブルはアクティブ Low です。
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（Rev. 1.7）
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347
10. レジスタ
REG[0D06h] Camera1 Configuration Register 0
Default = 00h
カメラ 1 ITU-R
BT.656 のイネーブ
ル
n/a
カメラ 1 YUV
オフセットの
イネーブル
7
6
5
Read/Write
カメラ 1 YUV データフォーマット
ビット 1 ∼ 0
4
カメラ 1 インタフェースモード
ビット 1 ∼ 0
3
2
1
n/a
0
カメラ 1 ITU-R BT.656 のイネーブル
このビットは、カメラ 1 のカメラインタフェースのタイプを制御します。
このビットが 0 のとき、ITU-R BT.656 モードは無効です（通常のカメラ）。この
モードでは、hsync、vsync、clock、およびデータ信号は、独立した入力信号で
す。（デフォルト）
このビットが 1 のとき、ITU-R BT.656 モードは有効です。このモードでは、hsync
と vsync の信号情報は、データ信号の中に埋め込まれているため、CM1VREF と
CM1HREF の入力端子は無視されます。
bit 7
注
ITU-R BT656 モードを有効にすると（REG[0D06h] のビット 7 ＝ 1）
、REG[0D32h]
∼ REG[0D35h] は効果がなくなり無視されます。
カメラ 1 YUV オフセットのイネーブル
このビットは、着信するカメラ 1 のデータに UV オフセットを適用するかどうか
を制御するものであり、カメラの YUV データタイプに基づいて設定する必要が
あります（REG[0D1Eh] のビット 4 も参照）
。
bit 5
表 10-54 カメラ 1 YUV オフセットの選択
データ範囲 1
データ範囲 2
（REG[0D1Eh] のビット 4 ＝ 0）（REG[0D1Eh] のビット 4 ＝ 1）
REG[0D06h] のビット 5
YUV データタイプ
0
ストレートバイナリ
0 ≦ U ≦ 255
0 ≦ V ≦ 255
16 ≦ Cb ≦ 240
16 ≦ Cr ≦ 240
1
オフセットバイナリ
-128 ≦ U ≦ 127
-128 ≤ − 128 ≦ V ≦ 127
-112 ≦ Cb ≦ 112
-112 ≦ Cr ≦ 112
bits 4-3
カメラ 1 YUV データフォーマットビット [1:0]
カメラ1インタフェースモードを8ビットYUV 4:2:2用に設定すると（REG[0D06h]
のビット 2 ∼ 1 ＝ 00）
、これらのビットは、カメラ 1 の YUV データシーケンス
順のフォーマットを選択します。
表 10-55 カメラ 1 YUV データフォーマットの選択
348
REG[0D06h] のビット 4 ∼ 3
8 ビット YUV データ
フォーマット
00（デフォルト）
（最初）UYVY（最後）
01
（最初）VYUY（最後）
10
（最初）YUYV（最後）
11
（最初）YVYU（最後）
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（Rev. 1.7）
10. レジスタ
カメラ 1 インタフェースモードビット [1:0]
これらのビットは、カメラ 1 のインタフェースモードを選択します。
bits 2-1
表 10-56 カメラ 1 インタフェースモードの選択
REG[0D06h] のビット 2 ∼ 1
カメラインタフェースモード
00（デフォルト）
8 ビット YUV 4:2:2
01
Reserved
10
24 ビット RGB 8:8:8
11
Reserved
注
SPI 2 ストリームモードの場合（25 ページの 5.4「コンフィギュレーション端
子」を参照）
、カメラ 1 のインタフェースを RGB ストリーム入力モード用に設
定するとき、REG[0D02h] のビット 7 を 1 に設定する必要があります。
REG[0D07h] Camera1 Configuration Register 1
Default = 00h
Read/Write
カメラ 1
使用データの
イネーブル
n/a
7
bit 0
6
5
4
3
2
1
0
カメラ 1 使用データのイネーブル
このビットは、
24ビットのRGBストリーミングを選択しているとき（REG[0D06h]
のビット 2 ∼ 1 ＝ 10）に通常使用するカメラ 1 データのイネーブルを制御しま
す。カメラ 1 データのイネーブルを有効にしている場合、信号の極性は、
CM1DATEN 極性ビット（REG[0D04h] のビット 0）を使用して設定することが
できます。カメラ 1 の信号は、24 ビット RGB ストリーミングを選択していると
き、ホストインタフェース端子上で利用できます（SPI 2 ストリームモード、25
ページの 5.4「コンフィギュレーション端子」を参照）
。端子マッピングの詳細に
ついては、27 ページの 5.5「ホストインタフェースの端子マッピング」を参照し
てください。
このビットが 0 のとき、カメラ 1 データのイネーブルは使用されません。
このビットが 0 のとき、カメラ 1 データのイネーブルが使用されます。
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（Rev. 1.7）
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349
10. レジスタ
REG[0D08h] Camera1 Input Frame Control Register
Default = 00h
n/a
カメラ 1 の
フレーム
キャプチャ
開始／停止
7
6
Read/Write
カメラ 1 の
フレーム
イベント選択
カメラ 1 の
フレーム
イベントの
イネーブル
カメラ 1 の
フレーム
イベント制御
5
4
3
Reserved
2
1
0
bit 6
カメラ 1 のフレームキャプチャ開始／停止
このビットは、
カメラ1のフレームキャプチャの開始または停止に使用されます。
このビットが 0 のとき、カメラ 1 のフレームキャプチャは、現在のフレームの後
に停止されます。
このビットが 1 のとき、カメラ 1 のフレームキャプチャは、次のフレームで開始
されます。
bit 5
カメラ 1 のフレームイベント選択
このビットは、フレームのどちらのエッジでフレームイベントが生じるのかを選
択します。フレームイベントステータスは、カメラ 1 のフレームイベント制御
ビット（REG[0D08h] のビット 3）で指定した条件によってトリガされるまで、
カメラ 1 フレームイベントステータスビット（REG[0D0Eh] のビット 5）によっ
て示されません。
このビットが 0 のとき、フレームイベントはフレームの開始で生じます。
このビットが 1 のとき、フレームイベントはフレームの終了で生じます。
bit 4
カメラ 1 のフレームイベントイネーブル
このビットは、フレームイベントが生じることが可能かどうかを制御します。有
効の場合、フレームイベントのステータスはカメラ 1 フレームイベントステータ
スビット（REG[0D0Eh] のビット 5）で示されます。
このビットが 0 のとき、フレームイベントは無効です。
このビットが 1 のとき、フレームイベントは有効です。
bit 3
カメラ 1 のフレームイベント制御
このビットは、何によってフレームイベントがトリガされるのかを決定します。
フレームイベントは、トリガが行われた後の次のフレームの開始／終了で生じま
す。
このビットが0のとき、フレームイベントはカメラ1のVSYNCでトリガされます。
このビットが 1 のとき、フレームイベントはカメラ 1 フレームキャプチャ停止
（REG[0D08h] のビット 6 ＝ 0）でトリガされます。
bits 2-0
350
Reserved
これらのビットのデフォルト値は 000 です。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D09h] Camera1 Flag Clear Register
Default = 00h
Write Only
n/a
7
6
5
4
3
Reserved
Reserved
カメラ 1
フレーム
イベントクリア
2
1
0
bit 2
Reserved
このビットのデフォルト値は 0 です。
bit 1
Reserved
このビットのデフォルト値は 0 です。
bit 0
カメラ 1 フレームイベントクリア（書き込み専用）
このビットは、カメラ 1 フレームイベントステータスビット（REG[0D0Eh] の
ビット 5）をクリアするのに使用します。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、カメラ 1 フレームイベントステータスビットがク
リアされます。
REG[0D0Ah] Camera1 Input Horizontal Size Register 0
Default = 00h
Read/Write
カメラ 1 入力水平サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D0Bh] Camera1 Input Horizontal Size Register 1
Default = 00h
Read/Write
カメラ 1 入力水平サイズビット 10 ∼ 8
n/a
7
REG[0D0Bh] bits 2-0
REG[0D0Ah] bits 7-0
6
5
0
4
3
2
1
0
カメラ 1 入力水平サイズビット [10:0]
これらのビットは、カメラ 1 の入力画像の水平サイズ（ピクセル）を指定しま
す。入力水平サイズは次のようにして計算されます。
インターレースモードの場合で（REG[0D30h] のビット 1 ∼ 0 を参照）、ITU-R
BT.656 モードが有効のとき（REG[0D06h] のビット 7 ＝ 1）：
入力水平サイズ＝ HDP
インターレースモードの場合で、ITU-R BT.656 モードが無効のとき（REG[0D06h]
のビット 7 ＝ 0）：
入力水平サイズ＝ HDP ＋ HNDP
プログレッシブモードの場合（REG[0D30h] のビット 1 ∼ 0 ＝ 00）：
入力水平サイズ＝ HDP
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
351
10. レジスタ
REG[0D0Ch] Camera1 Input Vertical Size Register 0
Default = 00h
Read/Write
カメラ 1 入力垂直サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D0Dh] Camera1 Input Vertical Size Register 1
Default = 00h
Read/Write
カメラ 1 入力垂直サイズビット 10 ∼ 8
n/a
7
REG[0D0Dh] bits 2-0
REG[0D0Ch] bits 7-0
6
5
0
4
3
2
1
0
カメラ 1 入力垂直サイズビット [10:0]
これらのビットは、カメラ 1 の入力画像の垂直サイズ（ピクセル）を指定しま
す。入力垂直サイズは次のようにして計算されます。
インターレースモードの場合で（REG[0D30h] のビット 1 ∼ 0 を参照）、ITU-R
BT.656 モードが有効のとき（REG[0D06h] のビット 7 ＝ 1）：
入力垂直サイズ＝ VDP
インターレースモードの場合で、ITU-R BT.656 モードが無効のとき（REG[0D06h]
のビット 7 ＝ 0）：
入力垂直サイズ＝ VDP ＋ VNDP
プログレッシブモードの場合（REG[0D30h] のビット 1 ∼ 0 ＝ 00）：
入力垂直サイズ＝ VDP
352
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D0Eh] Camera1 Status Register
Default = 0Xh
n/a
7
bit 5
6
Read Only
カメラ 1
フレーム
イベント
ステータス
カメラ 1 有効
キャプチャ
ステータス
カメラ 1 有効
フレーム
ステータス
カメラ 1 VSYNC
のそのままの値
Reserved
Reserved
5
4
3
2
1
0
カメラ 1 フレームイベントステータス（読み出し専用）
このビットは、カメラ 1 フレームイベントのステータスを示します。フレームイ
ベントは、カメラ 1 フレームイベントの選択／イネーブル／制御ビット
（REG[0D08h] のビット 5 ∼ 3）を使用して設定されます。
このビットが 0 のとき、フレームイベントは発生していません。
このビットが 1 のとき、フレームイベントが発生しています。
このビットをクリアするには、REG[0D09h] のビット 0 に 1 を書き込みます。
bit 4
カメラ 1 有効キャプチャステータス（読み出し専用）
カメラ入力インタフェースには、プログラム可能なフレームサンプリングレート
が備わっています。フレームキャプチャは、カメラ 1 フレームサンプリング選択
ビット（REG[0D08h] のビット 2 ∼ 0）で選択した有効レートにて行われます。こ
のビットは、フレームが有効かどうかに関係なく、カメラ 1 入力インタフェース
がフレームをキャプチャしているかどうかを示します。
このビットが 0 のとき、フレームはキャプチャされていません。
このビットが 1 のとき、フレームはキャプチャされています。
bit 3
カメラ 1 有効フレームステータス（読み出し専用）
このビットは、カメラ 1 入力インタフェースが有効なフレームをキャプチャして
いるかどうかを示します。
このビットが 0 のとき、フレームはキャプチャされていません。
このビットが 1 のとき、有効なフレームがキャプチャされています。
bit 2
カメラ 1 VSYNC のそのままの値（読み出し専用）
このビットは、CM1VREF 入力端子の現在のステータスを示します。この端子の
極性は、CM1VREF 極性ビット（REG[0D04h] のビット 2）で制御されます。
REG[0D04h] のビット 2 ＝ 0 の場合：
このビットが 0 のとき、CM1VREF 入力は Low です。
このビットが 1 のとき、CM1VREF 入力は High です。
REG[0D04h] のビット 2 ＝ 1 の場合：
このビットが 0 のとき、CM1VREF 入力は High です。
このビットが 1 のとき、CM1VREF 入力は Low です。
bit 1
Reserved
このビットのデフォルト値は 0 です。
bit 0
Reserved
このビットのデフォルト値は 0 です。
REG[0D0Fh] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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353
10. レジスタ
REG[0D10h] Camera1 Resizer X Start Position Register 0
Default = 00h
Read/Write
カメラ 1 リサイザー X 開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D11h] Camera1 Resizer X Start Position Register 1
Default = 00h
Read/Write
カメラ 1 リサイザー X 開始位置ビット 10 ∼ 8
n/a
7
6
REG[0D11h] bits 2-0
REG[0D10h] bits 7-0
5
0
4
3
2
1
0
カメラ 1 リサイザー X 開始位置ビット [10:0]
これらのビットは、カメラ入力画像の左上角を基準にして、カメラ 1 リサイザー
の水平（X）開始位置（ピクセル）を指定します。リサイザーは、縮小するカメ
ラ画像の領域のトリミングや規定に使用されます（REG[0D18h] ∼ REG[0D1Ah]
を参照）
。
REG[0D12h] Camera1 Resizer Y Start Position Register 0
Default = 00h
Read/Write
カメラ 1 リサイザー Y 開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D13h] Camera1 Resizer Y Start Position Register 1
Default = 00h
Read/Write
カメラ 1 リサイザー Y 開始位置ビット 10 ∼ 8
n/a
7
6
REG[0D13h] bits 2-0
REG[0D12h] bits 7-0
5
0
4
3
2
1
0
カメラ 1 リサイザー Y 開始位置ビット [10:0]
これらのビットは、カメラ入力画像の左上角を基準にして、カメラ 1 リサイザー
の垂直（Y）開始位置（ピクセル）を指定します。リサイザーは、カメラ入力画
像のトリミングや縮小するカメラ画像の領域の規定に使用されます
（REG[0D18h] ∼ REG[0D1Ah] を参照）
。
REG[0D14h] Camera1 Resizer X End Position Register 0
Default = 00h
Read/Write
カメラ 1 リサイザー X 終了位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D15h] Camera1 Resizer X End Position Register 1
Default = 00h
Read/Write
カメラ 1 リサイザー X 終了位置ビット 10 ∼ 8
n/a
7
REG[0D15h] bits 2-0
REG[0D14h] bits 7-0
354
6
5
0
4
3
2
1
0
カメラ 1 リサイザー X 終了位置ビット [10:0]
これらのビットは、カメラ入力画像の左上角を基準にして、カメラ 1 リサイザー
の水平（X）終了位置（ピクセル）を指定します。リサイザーは、カメラ入力画
像のトリミングや縮小するカメラ画像の領域の規定に使用されます
（REG[0D18h] ∼ REG[0D1Ah] を参照）
。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D16h] Camera1 Resizer Y End Position Register 0
Default = 00h
Read/Write
カメラ 1 リサイザー Y 終了位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D17h] Camera1 Resizer Y End Position Register 1
Default = 00h
Read/Write
カメラ 1 リサイザー Y 終了位置ビット 10 ∼ 8
n/a
7
6
REG[0D17h] bits 2-0
REG[0D16h] bits 7-0
0
5
4
3
2
1
0
カメラ 1 リサイザー Y 終了位置ビット [10:0]
これらのビットは、カメラ入力画像の左上角を基準にして、カメラ 1 リサイザー
の垂直（Y）終了位置（ピクセル）を指定します。リサイザーは、カメラ入力画
像のトリミングや縮小するカメラ画像の領域の規定に使用されます
（REG[0D18h] ∼ REG[0D1Ah] を参照）
。
REG[0D18h] Camera1 Resizer Horizontal Scaling Rate Register
Default = 00h
Read/Write
カメラ 1 リサイザー水平倍率ビット 7 ∼ 0
7
6
5
4
3
2
1
0
カメラ 1 リサイザー水平倍率ビット [7:0]
カメラ 1 リサイザーは、カメラ入力画像の縮小をサポートしています。これらの
ビットは、次式に従って、カメラ 1 リサイザーの水平倍率を指定します。
カメラ 1 水平倍率＝ REG[0D18h] のビット 7 ∼ 0 ÷ 128
bits 7-0
REG[0D19h] Camera1 Resizer Vertical Scaling Rate Register
Default = 00h
Read/Write
カメラ 1 リサイザー垂直倍率ビット 7 ∼ 0
7
bits 7-0
6
5
4
3
2
1
0
カメラ 1 リサイザー垂直倍率ビット [7:0]
カメラ 1 リサイザーは、カメラ入力画像の縮小をサポートしています。これらの
ビットは、次式に従って、カメラ 1 リサイザーの垂直倍率を指定します。
カメラ 1 垂直倍率＝ REG[0D19h] のビット 7 ∼ 0 ÷ 128
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
355
10. レジスタ
REG[0D1Ah] Camera1 Resizer Scaling Control Register
Default = 00h
Read/Write
カメラ 1 リサイザー倍率モード
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
カメラ 1 リサイザー倍率モードビット [1:0]
これらのビットは、カメラ 1 のリサイザー倍率モードを決定します。倍率モード
を選択する前に、水平（REG[0D18h]）や垂直（REG[0D19h]）の倍率を設定して
ください。
bits 1-0
表 10-57 カメラ 1 リサイザー縮小モードの選択
REG[0D1Ah] のビット 1 ∼ 0
リサイザー倍率モード
00
縮小なし
01
垂直（V）と水平（H）の縮小
10
V：縮小、H：平均
11
Reserved
REG[0D1Ch] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
REG[0D1Eh] Camera1 YRC Control Register 0
Default = 00h
n/a
7
bits 6-5
カメラ 1 YRC RGB ピクセル
出力フォーマットビット 1 ∼ 0
6
5
Read/Write
カメラ 1 YRC
YUV 入力データ
タイプ
4
カメラ 1 YRC YUV 転送モードビット 2 ∼ 0
3
2
1
カメラ 1 YRC
バイパスの
イネーブル
0
カメラ 1 YRC RGB ピクセル出力フォーマットビット [1:0]
これらのビットは、カメラ 1 YRC（YUV/RGB コンバータ）によって出力される
RGB ピクセルフォーマットを指定します。カメラ 1 YRC からの出力は、カメラ
1 ライタに送られ、画像データを外部 SDRAM に書き込みます。カメラ 1 ライタ
の詳細については、571 ページの 22.6「カメラライタ」を参照してください。
表 10-58 RGB ピクセルフォーマットの選択
bit 4
356
REG[0D1Eh] のビット 6 ∼ 5
RGB ピクセルフォーマット
00
RGB 3:3:2
01
RGB 5:6:5
10
RGB 8:8:8
11
Reserved
カメラ 1 YRC YUV 入力データタイプ
このビットは、カメラ 1 YRC（YUV/RGB コンバータ）の入力データタイプを選
択します。
このビットが 0 のとき、入力データタイプは YUV です。
(0 ≦ Y ≦ 255、0 ≦ U ≦ 255、0 ≦ V ≦ 255)
このビットが 1 のとき、入力データタイプは YCbCr です。
(16 ≦ Y ≦ 235、16 ≦ U ≦ 240、16 ≦ V ≦ 240)
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
カメラ 1 YRC YUV 転送モードビット [2:0]
これらのビットは、カメラ 1 YRC（YUV/RGB コンバータ）によって使用される
転送モードを指定します。各種仕様向けに複数の推奨値が用意されています。
bits 3-1
表 10-59 YUV 転送モードの選択
REG[0D1Eh] のビット 3 ∼ 1
YUV 転送モード
000
Reserved
001
ITU-R BT.709 に対する推奨値
010
Reserved
011
Reserved
100
ITU-R BT.470-6 システム M に対する推奨値
101
ITU-R BT.470-6 システム B、G に対する推奨値
110
SMPTE 170M
111
SMPTE 240M（1987）
カメラ 1 YRC バイパスのイネーブル
このビットは、カメラ 1 の YUV/RGB 変換が行われるかどうかを決定します。通
常、24 ビットの RGB 入力を使用しているとき（REG[0D06h] のビット 2 ∼ 1 ＝
10）
、カメラ 1 YRC はバイパスされます。
このビットが 0 のとき、カメラ 1 YRC は有効です
（YUV/RGB 変換が行われます）。
このビットが 1 のとき、カメラ 1 YRC はバイパスされます（YUV/RGB 変換は行
われません）
。
bit 0
REG[0D1Fh] Camera1 YRC Control Register 1
Default = 00h
Read/Write
カメラ 1 YRC UV 固定データ選択
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
カメラ 1 YRC UV 固定データ選択ビット [1:0] これらのビットは、U データ、V
データまたはその両方を、Camera1 YRC U Fixed Data Register（REG[0D20h]）と
Camera1 YRC V Fixed Data Register（REG[0D21h]）によって指定された値に「固
定」できるようにすることで、カメラ 1 YRC（YUV/RGB コンバータ）に入力さ
れる UV を制御します。これらのビットは、カメラ 1 YRC がバイパスされる
（REG[0D1Eh] のビット 0 ＝ 1）ときでも、UV データに対して効果があります。
bits 1-0
表 10-60 カメラ 1 YRC UV 固定データの選択
REG[0D1Fh] のビット 1 ∼ 0
YRC への UV データ入力
00
オリジナルの U データ、オリジナルの V データ
01
U データ＝ REG[0D20h] のビット 7 ∼ 0、オリジナルの V データ
10
オリジナルの U データ、V データ＝ REG[0D21h] のビット 7 ∼ 0
11
U データ＝ REG[0D20h] のビット 7 ∼ 0、V データ＝ REG[0D21h] のビット 7 ∼ 0
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（Rev. 1.7）
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357
10. レジスタ
REG[0D20h] Camera1 YRC U Fixed Data Register
Default = 00h
Read/Write
カメラ 1 YRC UV 固定データビット 7 ∼ 0
7
6
5
4
3
2
1
0
カメラ 1 YRC U 固定データビット [7:0]
これらのビットは、カメラ 1 YRC UV 固定データ選択ビットが 01 または 11
（REG[0D1Fh] のビット 1 ∼ 0 ＝ 01 または 11）に設定されているときにのみ有
効です。カメラ 1 YRC（YUV/RGB コンバータ）への U データ入力は、これらの
ビットの値に固定されます。
bits 7-0
REG[0D21h] Camera1 YRC V Fixed Data Register
Default = 00h
Read/Write
カメラ 1 YRC V 固定データビット 7 ∼ 0
7
6
5
4
3
2
1
0
カメラ 1 YRC V 固定データビット [7:0]
これらのビットは、カメラ 1 YRC UV 固定データ選択ビットが 10 または 11
（REG[0D1Fh] のビット 1 ∼ 0 ＝ 10 または 11）に設定されているときにのみ有
効です。カメラ 1 YRC（YUV/RGB コンバータ）への V データ入力は、これらの
ビットの値に固定されます。
bits 7-0
REG[0D22h] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
REG[0D24h] Camera1 YRC X Size Register 0
Default = 00h
Read/Write
カメラ 1 YRC X サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D25h] Camera1 YRC X Size Register 1
Default = 00h
Read/Write
カメラ 1 YRC X サイズビット 10 ∼ 8
n/a
7
REG[0D25h] bits 2-0
REG[0D24h] bits 7-0
6
5
0
4
3
2
1
0
カメラ 1 YRC X サイズビット [10:0]
これらのビットは、カメラ 1 YRC の水平（X）サイズ（ピクセル）を指定します。
X サイズ＝ INT(( リサイザーX 終了−リサイザーX 開始＋ 1) ×リサイザーX 倍率÷ 128)
＝ INT (((REG[0D15h], REG[0D14h]) − (REG[0D11h], REG[0D10h]) ＋ 1) ×
REG[0D18h] ÷ 128)
注
カメラ 1 YRC X サイズは、ピクセルフォーマット（bpp）
（REG[0D1Eh] のビッ
ト 6 ∼ 5 を参照）を乗じた X サイズが 64 で割り切れるように設定する必要が
あります。
358
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（Rev. 1.7）
10. レジスタ
REG[0D26h] Camera1 YRC Y Size Register 0
Default = 00h
Read/Write
カメラ 1 YRC Y サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D27h] Camera1 YRC Y Size Register 1
Default = 00h
Read/Write
カメラ 1 YRC Y サイズビット 10 ∼ 8
n/a
7
REG[0D27h] bits 2-0
REG[0D26h] bits 7-0
6
5
0
4
3
2
1
0
カメラ 1 YRC Y サイズビット [10:0]
これらのビットは、カメラ 1 YRC の垂直（Y）サイズ（ピクセル）を指定します。
Y サイズ＝ INT(( リサイザーY 終了−リサイザーY 開始＋ 1) ×リサイザーY 倍率÷ 128)
＝ INT (((REG[0D17h], REG[0D16h]) − (REG[0D13h], REG[0D12h]) ＋ 1) ×
REG[0D19h] ÷ 128)
REG[0D28h] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
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（Rev. 1.7）
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359
10. レジスタ
REG[0D30h] Camera1 Video Mode Register
Default = 00h
Read/Write
カメラ 1 の書き込みフィールド
選択ビット 1 ∼ 0
n/a
7
6
5
4
3
2
カメラ 1 ビデオモード
選択ビット 1 ∼ 0
1
0
カメラ 1 の書き込みフィールド選択ビット [1:0]
これらのビットは、どのビデオ書き込みフィールドをメモリに書き込むのかを選
択します。
bits 3-2
表 10-61 カメラ 1 の書き込みフィールドの選択
REG[0D30h] のビット 3 ∼ 2
書き込みフィールド選択
00
奇数と偶数の両フィールドを書き込む
01
奇数フィールドのみを書き込む
10
偶数フィールドのみを書き込む
11
Reserved
カメラ 1 ビデオモード選択ビット [1:0]
これらのビットは、カメラ 1 インタフェースのビデオモードを選択します。
bits 1-0
表 10-62 カメラ 1 のビデオモードの選択
REG[0D30h] のビット 1 ∼ 0
ビデオモード選択
00
プログレッシブ
（フィールドは不使用）
01
Reserved
10
インターレース
（HSYNC およびフィールドを使用）
11
インターレース
（HSYNC と VSYNC を使用）
REG[0D32h] Camera1 Odd Field Offset Register 0
Default = 00h
Read/Write
カメラ 1 奇数フィールドオフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D33h] Camera1 Odd Field Offset Register 1
Default = 00h
Read/Write
カメラ 1 奇数フィールドオフセットビット 10 ∼ 8
n/a
7
REG[0D33h] bits 2-0
REG[0D32h] bits 7-0
360
6
5
0
4
3
2
1
0
カメラ 1 奇数フィールドオフセットビット [10:0]
REG[0D30h] のビット 1 ∼ 0 ＝ 10 または 11 のとき、
これらのビットは奇数フィー
ルドのオフセットを指定します。
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（Rev. 1.7）
10. レジスタ
REG[0D34h] Camera1 Even Field Offset Register 0
Default = 00h
Read/Write
カメラ 1 偶数フィールドオフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D35h] Camera1 Even Field Offset Register 1
Default = 00h
Read/Write
カメラ 1 偶数フィールドオフセットビット 10 ∼ 8
n/a
7
6
REG[0D35h] bits 2-0
REG[0D34h] bits 7-0
5
4
3
2
1
0
カメラ 1 偶数フィールドオフセットビット [10:0]
REG[0D30h] のビット 1 ∼ 0 ＝ 10 または 11 のとき、
これらのビットは偶数フィー
ルドのオフセットを指定します。
REG[0D40h] Camera2 Enable Register
Default = 00h
カメラ 2 ソフト
ウェアリセット
（WO）
7
0
Read/Write
n/a
6
5
4
3
Reserved
Reserved
カメラ 2
インタフェース
のイネーブル
2
1
0
bit 7
カメラ 2 ソフトウェアリセット（書き込み専用）
このビットは、カメラ 2 ロジックのソフトウェアリセットを実行し、Camera2
Register（REG[0D40h] ∼ REG[0D75h]）をデフォルト値にリセットします。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、カメラ 2 のソフトウェアリセットが開始されます。
bit 2
Reserved
このビットは 0 に設定する必要があります。
bit 1
Reserved
このビットは 0 に設定する必要があります。
bit 0
カメラ 2 インタフェースのイネーブル
このビットは、カメラ 2 のインタフェースロジックを有効にします。
このビットが 0 のとき、カメラ 2 のインタフェースは無効です。
このビットが 1 のとき、カメラ 2 のインタフェースは有効です。
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（Rev. 1.7）
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361
10. レジスタ
REG[0D42h] Camera2 Clock Configuration Register
Default = 00h
カメラ 2 クロック
出力のディセーブ
ル
7
Read/Write
カメラ 2 クロック分周選択ビット 4 ∼ 0
6
5
4
3
2
Reserved
カメラ 2
クロック極性
1
0
bit 7
カメラ 2 クロック出力のディセーブル
このビットは、カメラ 2 のクロック（CM2CLKOUT）を制御します。
このビットが 0 のとき、カメラ 2 のクロックは有効です。
このビットが 1 のとき、カメラ 2 のクロックは無効です。
bits 6-2
カメラ 2 クロック分周選択ビット [4:0]
これらのビットは、カメラ 2 クロック出力（CM2CLKOUT）の生成に使用する
分周比を指定します。クロックのソースはシステムクロックであり、分周比は、
次式を使用してプログラム可能です。
カメラ 2 クロック分周比＝（REG[0D42h] のビット 6 ∼ 2）＋ 1
bit 1
Reserved
このビットは 0 に設定する必要があります。
bit 0
カメラ 1 クロック極性
このビットは、カメラ 2 の入力クロック（CM2CLKIN）極性を選択します。
このビットを 0 にすると、CM2CLKIN 信号の立ち上がりエッジでカメラ 2 入力
信号がラッチされます。（デフォルト）
このビットを 1 にすると、CM2CLKIN 信号の立ち下がりエッジでカメラ 2 入力
信号がラッチされます。
REG[0D44h] Camera2 Signal Polarity Register
Default = 00h
Read/Write
n/a
7
6
5
4
Reserved
CM2VREF 極性
CM2HREF 極性
CM2DATEN 極性
3
2
1
0
bit 3
Reserved
このビットは 0 に設定する必要があります。
bit 2
CM2VREF 極性
このビットは、カメラ 2 の VSYNC 信号の極性を選択します。
このビットが 0 のとき、CM2VREF 信号はアクティブ Low です。（デフォルト）
このビットが 1 のとき、CM2VREF 信号はアクティブ High です。
bit 1
CM2HREF 極性
このビットは、カメラ 2 の HSYNC 信号の極性を選択します。
このビットが 0 のとき、CM2HREF 信号はアクティブ Low です。（デフォルト）
このビットが 1 のとき、CM2HREF 信号はアクティブ High です。
bit 0
362
CM2DATEN 極性
このビットは、カメラ 2 使用データのイネーブルビットが 1 に設定されていると
き（REG[0D46h] のビット 7 ＝ 1）にのみ効果があります。このビットは、カメ
ラ 2 データのイネーブル信号の極性を選択します。
このビットが 0 のとき、カメラ 2 データのイネーブルはアクティブ High です。
（デフォルト）
このビットが 1 のとき、カメラ 2 データのイネーブルはアクティブ Low です。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D46h] Camera2 Configuration Register 0
Default = 04h
カメラ 2 ITU-R
BT.656 のイネーブ
ル
n/a
カメラ 2 YUV
オフセットの
イネーブル
7
6
5
Read/Write
カメラ 2 YUV データフォーマット
ビット 1 ∼ 0
4
カメラ 2 インタフェースモード
ビット 1 ∼ 0
3
2
1
n/a
0
カメラ 2 ITU-R BT.656 のイネーブル
このビットは、カメラ 2 のカメラインタフェースのタイプを制御します。
このビットが 0 のとき、ITU-R BT.656 モードは無効です（通常のカメラ）。この
モードでは、hsync、vsync、clock、およびデータ信号は、独立した入力信号で
す。（デフォルト）
このビットが 1 のとき、ITU-R BT.656 モードは有効です。このモードでは、hsync
と vsync の信号情報は、データ信号の中に埋め込まれているため、CM2VREF と
CM2HREF の入力端子は無視されます。
bit 7
注
ITU-R BT656 モードを有効にすると（REG[0D46h] のビット 7 ＝ 1）
、REG[0D72h]
∼ REG[0D75h] は効果がなくなり無視されます。
カメラ 2 YUV オフセットのイネーブル
このビットは、着信するカメラ 2 のデータに UV オフセットを適用するかどうか
を制御するものであり、カメラの YUV データタイプに基づいて設定する必要が
あります（REG[0D5Eh] のビット 4 も参照）
。
bit 5
表 10-63 カメラ 2 YUV オフセットの選択
データ範囲 1
データ範囲 2
（REG[0D5Eh] のビット 4 ＝ 0）（REG[0D5Eh] のビット 4 ＝ 1）
REG[0D46h] のビット 5
YUV データタイプ
0
ストレートバイナリ
0 ≦ U ≦ 255
0 ≦ V ≦ 255
16 ≦ Cb ≦ 240
16 ≦ Cr ≦ 240
1
オフセットバイナリ
-128 ≦ U ≦ 127
-128 ≦ V ≦ 127
-112 ≦ Cb ≦ 112
-112 ≦ Cr ≦ 112
bits 4-3
カメラ 2 YUV データフォーマットビット [1:0]
カメラ2インタフェースモードを8ビットYUV 4:2:2用に設定すると（REG[0D46h]
のビット 2 ∼ 1 ＝ 00）
、これらのビットは、カメラ 2 の YUV データシーケンス
順のフォーマットを選択します。
表 10-64 カメラ 2 YUV データフォーマットの選択
REG[0D46h] のビット 4 ∼ 3
8 ビット YUV データ
フォーマット
00（デフォルト）
（最初）UYVY（最後）
01
（最初）VYUY（最後）
10
（最初）YUYV（最後）
11
（最初）YVYU（最後）
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
363
10. レジスタ
カメラ 2 インタフェースモードビット [1:0]
これらのビットは、カメラ 2 のインタフェースモードを選択します。
bits 2-1
表 10-65 カメラ 2 インタフェースモードの選択
REG[0D46h] のビット 2 ∼ 1
カメラデータフォーマット
00
8 ビット YUV 4:2:2
01
Reserved
10（デフォルト）
24 ビット RGB 8:8:8
11
Reserved
REG[0D47h] Camera2 Configuration Register 1
Default = 00h
Read/Write
カメラ 2
使用データの
イネーブル
n/a
7
bit 0
364
6
5
4
3
2
1
0
カメラ 2 使用データのイネーブル
このビットは、
24ビットのRGBストリーミングを選択しているとき（REG[0D46h]
のビット 2 ∼ 1 ＝ 10）に通常使用するカメラ 2 データのイネーブルを制御しま
す。カメラ 2 データのイネーブルを有効にしている場合、信号の極性は、
CM2DATEN 極性ビット（REG[0D44h] のビット 0）を使用して設定することが
できます。端子マッピングの詳細については、33 ページの 5.6「LCD ／カメラ 2
の端子マッピング」を参照してください。
このビットが 0 のとき、カメラ 2 データのイネーブルは使用されません。
このビットが 0 のとき、カメラ 2 データのイネーブルが使用されます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D48h] Camera2 Input Frame Control Register
Default = 00h
n/a
カメラ 2 の
フレーム
キャプチャ
開始／停止
7
6
Read/Write
カメラ 2 の
フレーム
イベント選択
カメラ 2 の
フレーム
イベントの
イネーブル
カメラ 2 の
フレーム
イベント制御
5
4
3
Reserved
2
1
0
bit 6
カメラ 2 のフレームキャプチャ開始／停止
このビットは、
カメラ2のフレームキャプチャの開始または停止に使用されます。
このビットが 0 のとき、カメラ 2 のフレームキャプチャは、現在のフレームの後
に停止されます。
このビットが 1 のとき、カメラ 2 のフレームキャプチャは、次のフレームで開始
されます。
bit 5
カメラ 2 のフレームイベント選択
このビットは、フレームのどちらのエッジでフレームイベントが生じるのかを選
択します。フレームイベントステータスは、カメラ 2 のフレームイベント制御
ビット（REG[0D48h] のビット 3）で指定した条件によってトリガされるまで、
カメラ 2 フレームイベントステータスビット（REG[0D4Eh] のビット 5）によっ
て示されません。
このビットが 0 のとき、フレームイベントはフレームの開始で生じます。
このビットが 1 のとき、フレームイベントはフレームの終了で生じます。
bit 4
カメラ 2 のフレームイベントイネーブル
このビットは、フレームイベントが生じることが可能かどうかを制御します。有
効の場合、フレームイベントのステータスはカメラ 2 フレームイベントステータ
スビット（REG[0D4Eh] のビット 5）で示されます。
このビットが 0 のとき、フレームイベントは無効です。
このビットが 1 のとき、フレームイベントは有効です。
bit 3
カメラ 2 のフレームイベント制御
このビットは、何によってフレームイベントがトリガされるのかを決定します。
フレームイベントは、トリガが行われた後の次のフレームの開始／終了で生じま
す。
このビットが0のとき、フレームイベントはカメラ2のVSYNCでトリガされます。
このビットが 1 のとき、フレームイベントはカメラ 2 フレームキャプチャ停止
（REG[0D48h] のビット 6 ＝ 0）でトリガされます。
bits 2-0
Reserved
これらのビットのデフォルト値は 000 です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
365
10. レジスタ
REG[0D49h] Camera2 Flag Clear Register
Default = 00h
Write Only
n/a
7
6
5
4
3
Reserved
Reserved
カメラ 2
フレーム
イベントクリア
2
1
0
bit 2
Reserved
このビットのデフォルト値は 0 です。
bit 1
Reserved
このビットのデフォルト値は 0 です。
bit 0
カメラ 2 フレームイベントクリア（書き込み専用）
このビットは、カメラ 2 フレームイベントステータスビット（REG[0D4Eh] の
ビット 5）をクリアするのに使用します。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、カメラ 2 フレームイベントステータスビットがク
リアされます。
REG[0D4Ah] Camera2 Input Horizontal Size Register 0
Default = 00h
Read/Write
カメラ 2 入力水平サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D4Bh] Camera2 Input Horizontal Size Register 1
Default = 00h
Read/Write
カメラ 2 入力水平サイズビット 10 ∼ 8
n/a
7
REG[0D4Bh] bits 2-0
REG[0D4Ah] bits 7-0
6
5
0
4
3
2
1
0
カメラ 2 入力水平サイズビット [10:0]
これらのビットは、カメラ 2 の入力画像の水平サイズ（ピクセル）を指定しま
す。入力水平サイズは次のようにして計算されます。
インターレースモードの場合で（REG[0D70h] のビット 1 ∼ 0 を参照）、ITU-R
BT.656 モードが有効のとき（REG[0D46h] のビット 7 ＝ 1）：
入力水平サイズ＝ HDP
インターレースモードの場合で、ITU-R BT.656 モードが無効のとき（REG[0D46h]
のビット 7 ＝ 0）：
入力水平サイズ＝ HDP ＋ HNDP
プログレッシブモードの場合（REG[0D70h] のビット 1 ∼ 0 ＝ 00）：
入力水平サイズ＝ HDP
366
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D4Ch] Camera2 Input Vertical Size Register 0
Default = 00h
Read/Write
カメラ 2 入力の垂直サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D4Dh] Camera2 Input Vertical Size Register 1
Default = 00h
Read/Write
カメラ 2 入力の垂直サイズビット 10 ∼ 8
n/a
7
6
REG[0D4Dh] bits 2-0
REG[0D4Ch] bits 7-0
5
0
4
3
2
1
0
カメラ 2 入力の垂直サイズビット [10:0]
カメラ 2 入力画像の垂直サイズをピクセル数で指定します。入力垂直サイズの計
算方法は以下のとおりです。
インターレースモード（REG[0D70h] のビット 1 ∼ 0 を参照）かつ ITU-R BT.656
モードが有効（REG[0D46h] のビット 7 ＝ 1）
：
入力垂直サイズ＝ VDP
インターレースモードかつ ITU-R BT.656 モードが無効
（REG[0D46h] のビット 7 ＝ 0）：
入力垂直サイズ＝ VDP ＋ VNDP
プログレッシブモード（REG[0D70h] のビット 1 ∼ 0 ＝ 00）：
入力垂直サイズ＝ VDP
REG[0D4Eh] Camera2 Status Register 0
Default = 0Xh
n/a
7
bit 5
6
Read Only
カメラ 2 の
フレーム
イベント
ステータス
カメラ 2 の
有効キャプチャ
ステータス
カメラ 2 の
有効フレーム
ステータス
カメラ 2 の
カメラ VSYNC
のそのままの値
Reserved
Reserved
5
4
3
2
1
0
カメラ 2 のフレームイベントステータス（読み出し専用）
カメラ 2 のフレームイベントのステータスを示します。フレームイベントの設定
はカメラ 2 のフレームイベント選択／イネーブル／制御ビット（REG[0D48h] の
ビット 5 ∼ 3）を用いて行います。
このビットが 0 のとき、フレームイベントは発生していません。
このビットが 1 のとき、フレームイベントは発生しています。
このビットをクリアするには、REG[0D49h] のビット 0 に 1 を書き込みます。
bit 4
カメラ 2 の有効キャプチャステータス（読み出し専用）
カメラ入力インタフェースのフレームサンプリングレートは変更が可能です。フ
レームキャプチャの処理は、カメラ 2 のフレームサンプリング選択ビット
（REG[0D48h] のビット 2 ∼ 0）によって選択された有効レートで行われます。こ
のビットは、当該フレームの有効・無効に関係なく、カメラ 2 の入力インタフェー
スがフレームのキャプチャ中であるかどうかを示します。
このビットが 0 のとき、フレームのキャプチャ中ではありません。
このビットが 1 のとき、フレームのキャプチャ中です。
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（Rev. 1.7）
EPSON
367
10. レジスタ
bit 3
カメラ 2 の有効フレームステータス（読み出し専用）
カメラ2の入力インタフェースが有効フレームのキャプチャ中であるかどうかを
示します。
このビットが 0 のとき、フレームのキャプチャ中ではありません。
このビットが 1 のとき、有効フレームのキャプチャが完了しています。
bit 2
カメラ 2 のカメラ VSYNC のそのままの値
CM2VREF
入力端子の現在のステータスを示します。この端子の極性は
CM2VREF 極性ビット（REG[0D44h] のビット 2）によって制御されます。
REG[0D44h] のビット 2 ＝ 0 の場合：
このビットが 0 のとき、CM2VREF 入力は Low です。
このビットが 1 のとき、CM2VREF 入力は High です。
REG[0D44h] のビット 2 ＝ 1 の場合：
このビットが 0 のとき、CM2VREF 入力は High です。
このビットが 1 のとき、CM2VREF 入力は Low です。
bit 1
Reserved
デフォルト値は 0 です。
bit 0
Reserved
デフォルト値は 0 です。
REG[0D4Fh] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
REG[0D50h] Camera2 Resizer X Start Position Register 0
Default = 00h
Read/Write
カメラ 2 リサイザーの X 開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D51h] Camera2 Resizer X Start Position Register 1
Default = 00h
Read/Write
カメラ 2 リサイザーの X 開始位置ビット 10 ∼ 8
n/a
7
REG[0D51h] bits 2-0
REG[0D50h] bits 7-0
368
6
5
0
4
3
2
1
0
カメラ 2 リサイザーの X 開始位置ビット [10:0]
カメラ 2 リサイザーの水平（X）開始位置をピクセル数で指定します。カメラ入
力画像の左上角が原点になります。リサイザーはカメラ画像のトリミングや縮小
領域の指定に使用します（REG[0D58h] ∼ REG[0D5Ah] を参照）。
EPSON
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（Rev. 1.7）
10. レジスタ
REG[0D52h] Camera2 Resizer Y Start Position Register 0
Default = 00h
Read/Write
カメラ 2 リサイザーの Y 開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D53h] Camera2 Resizer Y Start Position Register 1
Default = 00h
Read/Write
カメラ 2 リサイザーの Y 開始位置ビット 10 ∼ 8
n/a
7
6
REG[0D53h] bits 2-0
REG[0D52h] bits 7-0
0
5
4
3
2
1
0
カメラ 2 リサイザーの Y 開始位置ビット [10:0]
カメラ 2 リサイザーの垂直（Y）開始位置をピクセル数で指定します。カメラ入
力画像の左上角が原点になります。リサイザーはカメラ入力画像のトリミングや
カメラ画像の縮小領域の指定に使用します
（REG[0D58h]∼REG[0D5Ah]を参照）。
REG[0D54h] Camera2 Resizer X End Position Register 0
Default = 00h
Read/Write
カメラ 2 リサイザーの X 終了位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D55h] Camera2 Resizer X End Position Register 1
Default = 00h
Read/Write
カメラ 2 リサイザーの X 終了位置ビット 10 ∼ 8
n/a
7
6
REG[0D55h] bits 2-0
REG[0D54h] bits 7-0
0
5
4
3
2
1
0
カメラ 2 リサイザーの X 終了位置ビット [10:0]
カメラ 2 リサイザーの水平（X）終了位置をピクセル数で指定します。カメラ入
力画像の左上角が原点になります。リサイザーはカメラ入力画像のトリミングや
カメラ画像の縮小領域の指定に使用します
（REG[0D58h]∼REG[0D5Ah]を参照）。
REG[0D56h] Camera2 Resizer Y End Position Register 0
Default = 00h
Read/Write
カメラ 2 リサイザーの Y 終了位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D57h] Camera2 Resizer Y End Position Register 1
Default = 00h
Read/Write
カメラ 2 リサイザーの Y 終了位置ビット 10 ∼ 8
n/a
7
REG[0D57h] bits 2-0
REG[0D56h] bits 7-0
6
5
0
4
3
2
1
0
カメラ 2 リサイザーの Y 終了位置ビット [10:0]
カメラ 2 リサイザーの垂直（Y）終了位置をピクセル数で指定します。カメラ入
力画像の左上角が原点になります。リサイザーはカメラ入力画像のトリミングや
カメラ画像の縮小領域の指定に使用します
（REG[0D58h]∼REG[0D5Ah]を参照）。
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（Rev. 1.7）
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369
10. レジスタ
REG[0D58h] Camera2 Resizer Horizontal Scaling Rate Register
Default = 00h
Read/Write
カメラ 2 リサイザーの水平倍率ビット 7 ∼ 0
7
6
5
4
3
2
1
0
カメラ 2 リサイザーの水平倍率ビット [7:0]
カメラ 2 リサイザーは、カメラ入力画像の縮小に対応しています。これらのビッ
トはカメラ 2 リサイザーの水平倍率を指定します。実際の倍率は次式で決まりま
す。
カメラ 2 の水平倍率＝ REG[0D58h] のビット 7 ∼ 0 ÷ 128
bits 7-0
REG[0D59h] Camera2 Resizer Vertical Scaling Rate Register
Default = 00h
Read/Write
カメラ 2 リサイザーの垂直倍率ビット 7 ∼ 0
7
6
5
4
3
2
1
カメラ 2 リサイザーの垂直倍率ビット [7:0]
カメラ 2 リサイザーは、カメラ入力画像の縮小に対応しています。これらのビッ
トはカメラ 2 リサイザーの垂直倍率を指定します。実際の倍率は次式で決まりま
す。
カメラ 2 の垂直倍率＝ REG[0D59h] のビット 7 ∼ 0 ÷ 128
bits 7-0
REG[0D5Ah] Camera2 Resizer Scaling Control Register
Default = 00h
Read/Write
カメラ 2 リサイザーの倍率モード
ビット 1 ∼ 0
n/a
7
bits 1-0
0
6
5
4
3
2
1
0
カメラ 2 リサイザーの倍率モードビット [1:0]
カメラ 2 リサイザーの倍率モードを指定します。倍率モードを選択する前に水平
倍率（REG[0D58h]）ないし垂直倍率（REG[0D59h]）の設定を行ってください。
表 10-66 カメラ 2 リサイザー倍率モードの選択
REG[0D5Ah] のビット 1 ∼ 0
リサイザーの縮小モード
00
縮小なし
01
垂直（V）と水平（H）の縮小
10
V：縮小、H：平均
11
Reserved
REG[0D5Ch] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
370
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（Rev. 1.7）
10. レジスタ
REG[0D5Eh] Camera2 YRC Control Register 0
Default = 00h
n/a
7
bits 6-5
カメラ 2 YRC の RGB ピクセル出力
フォーマットビット 1 ∼ 0
6
Read/Write
カメラ 2 YRC の
YUV 入力
データタイプ
5
4
カメラ 2 YRC の YUV 転送モードビット 2 ∼ 0
3
2
1
カメラ 2 YRC
バイパスの
イネーブル
0
カメラ 2 YRC の RGB ピクセル出力フォーマットビット [1:0]
カメラ 2 YRC（YUV-RGB 変換器）による RGB ピクセルの出力フォーマットを
指定します。カメラ 2 YRC からの出力はカメラ 2 ライタに送られ、そこで画像
データが外部 SDRAM に書き込まれます。カメラ 2 ライタについては 571 ページ
の 22.6「カメラライタ」を参照してください。
表 10-67 RGB ピクセルフォーマットの選択
REG[0D5Eh] のビット 6 ∼ 5 RGB ピクセルのフォーマット
bit 4
bits 3-1
00
RGB 3:3:2
01
RGB 5:6:5
10
RGB 8:8:8
11
Reserved
カメラ 2 YRC の YUV 入力データタイプ
カメラ 2 YRC（YUV-RGB 変換器）に対する入力データタイプを選択します。
このビットが 0 のとき、入力データタイプは YUV です。
（0 ≦ Y ≦ 255、0 ≦ U ≦ 255、0 ≦ V ≦ 255）
このビットが 1 のとき、入力データタイプは YCbCr です。
（16 ≦ Y ≦ 235、16 ≦ U ≦ 240、16 ≦ V ≦ 240）
カメラ 2 YRC の YUV 転送モードビット [2:0]
カメラ 2 YRC（YUV-RGB 変換器）が使用する転送モードを指定します。各種仕
様向けに複数の推奨値が用意されています。
表 10-68 YUV 転送モードの選択
REG[0D5Eh] のビット 3 ∼ 1
YUV 転送モード
000
Reserved
001
ITU-R BT.709 に対する推奨値
010
Reserved
011
Reserved
100
ITU-R BT.470-6 システム M に対する推奨値
101
ITU-R BT.470-6 システム B、G に対する推奨値
110
SMPTE 170M
111
SMPTE 240M (1987)
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371
10. レジスタ
カメラ 2 YRC バイパスのイネーブル
カメラ 2 に対して YUV-RGB 変換を実施するかどうかを指定します。24 ビット
の RGB 入力を使用する（REG[0D46h] のビット 2 ∼ 1 ＝ 10）場合、カメラ 2 YRC
はバイパスされるのが普通です。
このビットが 0 のとき、カメラ 2 YRC は有効です（YUV-RGB 変換は実施され
ます）
。
このビットが 1 のとき、カメラ 2 YRC はバイパスされます（YUV-RGB 変換は
実施されません）
。
bit 0
REG[0D5Fh] Camera2 YRC Control Register 1
Default = 00h
Read/Write
カメラ 2 YRC の UV 固定データ
選択ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
カメラ 2 YRC の UV 固定データ選択ビット [1:0]
カメラ 2 YRC（YUV-RGB 変換器）に対する UV 入力を制御します。具体的には、
U データ、V データ、またはその両方を Camera2 YRC U Fixed Data Register
（REG[0D60h]）および Camera2 YRC V Fixed Data Register（REG[0D61h]）の指定
値に「固定」します。これらのビットは、カメラ 2 YRC をバイパスする
（REG[0D5Eh] のビット 0 ＝ 1）場合にも UV データに対して効果をもちます。
bits 1-0
表 10-69 カメラ 2 YRC UV 固定データの選択
REG[0D5Fh] のビット 1 ∼ 0
YRC に対する UV データ入力
00
オリジナルの U データ、オリジナルの V データ
372
01
U データ＝ REG[0D60h] のビット 7 ∼ 0、オリジナルの V データ
10
オリジナルの U データ、V データ＝ REG[0D61h] のビット 7 ∼ 0
11
U データ＝ REG[0D60h] のビット 7 ∼ 0、V データ＝ REG[0D61h] のビット 7 ∼ 0
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（Rev. 1.7）
10. レジスタ
REG[0D60h] Camera2 YRC U Fixed Data Register
Default = 00h
Read/Write
カメラ 2 YRC の U 固定データビット 7 ∼ 0
7
6
5
4
3
2
1
0
カメラ 2 YRC の U 固定データビット [7:0]
これらのビットはカメラ 2 YRC の UV 固定データ選択ビットが 01 または 11
（REG[0D5Fh] のビット 1 ∼ 0 ＝ 01 または 11）に設定されている場合にのみ有
効です。カメラ 2 YRC（YUV-RGB 変換器）に対する U データ入力を該当ビッ
トの値に固定します。
bits 7-0
REG[0D61h] Camera2 YRC V Fixed Data Register
Default = 00h
Read/Write
カメラ 2 YRC の V 固定データビット 7 ∼ 0
7
bits 7-0
6
5
4
3
2
1
0
カメラ 2 YRC の V 固定データビット [7:0]
これらのビットはカメラ 2 YRC の UV 固定データ選択ビットが 10 または 11
（REG[0D5Fh] のビット 1 ∼ 0 ＝ 10 または 11）に設定されている場合にのみ有
効です。カメラ 2 YRC（YUV-RGB 変換器）に対する V データ入力を該当ビッ
トの値に固定します。
REG[0D62h] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
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（Rev. 1.7）
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373
10. レジスタ
REG[0D64h] Camera2 YRC X Size Register 0
Default = 00h
Read/Write
カメラ 2 YRC の X サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D65h] Camera2 YRC X Size Register 1
Default = 00h
Read/Write
カメラ 2 YRC の X サイズビット 10 ∼ 8
n/a
7
6
REG[0D65h] bits 2-0
REG[0D64h] bits 7-0
0
5
4
3
2
1
0
カメラ 2 YRC の X サイズビット [10:0]
カメラ 2 YRC の水平（X）サイズをピクセル数で指定します。
X サイズ＝ INT(( リサイザーの X 終了−リサイザーの X 開始＋ 1) ×リサイザーの
X 倍率÷ 128)
＝ INT(((REG[0D55h], REG[0D54h]) − (REG[0D51h], REG[0D50h]) ＋ 1) ×
REG[0D58h] ÷ 128)
注
「カメラ 2 YRC の X サイズ」の設定値は、X サイズにピクセルフォーマット
（bpp の値、REG[0D5Eh] のビット 6 ∼ 5 を参照）を乗じた値が 64 で割り切れ
ることが必要です。
REG[0D66h] Camera2 YRC Y Size Register 0
Default = 00h
Read/Write
カメラ 2 YRC の Y サイズビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D67h] Camera2 YRC Y Size Register 1
Default = 00h
Read/Write
カメラ 2 YRC の Y サイズビット 10 ∼ 8
n/a
7
REG[0D67h] bits 2-0
REG[0D66h] bits 7-0
6
5
0
4
3
2
1
0
カメラ 2 YRC の Y サイズビット [10:0]
カメラ 2 YRC の垂直（Y）サイズをピクセル数で指定します。
Y サイズ＝ INT(( リサイザーの Y 終了−リサイザーの Y 開始＋ 1) ×リサイザーの
Y 倍率÷ 128)
＝ INT (((REG[0D57h], REG[0D56h]) − (REG[0D53h], REG[0D52h]) ＋ 1) ×
REG[0D59h] ÷ 128)
REG[0D68h] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
374
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[0D70h] Camera2 Video Mode Register
Default = 00h
Read/Write
カメラ 2 の書き込みフィールド
選択ビット 1 ∼ 0
n/a
7
6
5
4
3
カメラ 2 のビデオモード選択ビット
1∼0
2
1
0
カメラ 2 の書き込みフィールド選択ビット [1:0]
メモリに書き込むビデオ書き込みフィールドを指定します。
bits 3-2
表 10-70 カメラ 2 の書き込みフィールドの選択
REG[0D70h] のビット 3 ∼ 2
書き込みフィールド選択
00
奇数と偶数の両フィールドを書き込む
01
奇数フィールドのみを書き込む
10
偶数フィールドのみを書き込む
11
Reserved
カメラ 2 のビデオモード選択ビット 1 ∼ 0
カメラ 2 インタフェースのビデオモードを指定します。
bits 1-0
表 10-71 カメラ 2 のビデオモードの選択
REG[0D70h] のビット 1 ∼ 0
ビデオモード選択
00
プログレッシブ
（フィールドは不使用）
01
インターレース
（HSYNC と VSYNC およびフィールドを使用）
10
インターレース
（HSYNC およびフィールドを使用）
11
インターレース（HSYNC と VSYNC を使用）
REG[0D72h] Camera2 Odd Field Offset Register 0
Default = 00h
Read/Write
カメラ 2 の奇数フィールドオフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D73h] Camera2 Odd Field Offset Register 1
Default = 00h
Read/Write
カメラ 2 の奇数フィールドオフセットビット 10 ∼ 8
n/a
7
REG[0D73h] bits 2-0
REG[0D72h] bits 7-0
6
5
0
4
3
2
1
0
カメラ 2 の奇数フィールドオフセットビット [10:0]
REG[0D70h] のビット 1 ∼ 0 ＝ 10 または 11 のときに、奇数フィールドのオフ
セット値を指定します。
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（Rev. 1.7）
EPSON
375
10. レジスタ
REG[0D74h] Camera2 Even Field Offset Register 0
Default = 00h
Read/Write
カメラ 2 の偶数フィールドオフセットビット 7 ∼ 0
7
6
5
4
3
2
1
REG[0D75h] Camera2 Even Field Offset Register 1
Default = 00h
Read/Write
カメラ 2 の偶数フィールドオフセットビット 10 ∼ 8
n/a
7
REG[0D75h] bits 2-0
REG[0D74h] bits 7-0
376
6
5
0
4
3
2
1
0
カメラ 2 の偶数フィールドオフセットビット [10:0]
REG[0D70h] のビット 1 ∼ 0 ＝ 10 または 11 のときに、偶数フィールドのオフ
セット値を指定します。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.19 DMA コントローラレジスタ
注
SRAM のバンクをまたいだバーストアクセスを行うように DMAC コントローラをプログラムすること
はできません。詳細については、P129 の 8.「メモリマップ」を参照してください。
REG[3C00h] DMA Channel 0 Source Address Register 0
Default = 00h
Read/Write
DMA チャネル 0 の転送元アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C01h] DMA Channel 0 Source Address Register 1
Default = 00h
0
Read/Write
DMA チャネル 0 の転送元アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C02h] DMA Channel 0 Source Address Register 2
Default = 00h
0
Read/Write
DMA チャネル 0 の転送元アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[3C03h] DMA Channel 0 Source Address Register 3
Default = 00h
0
Read/Write
DMA チャネル 0 の転送元アドレスビット 31 ∼ 24
7
REG[3C03h] bits 7-0
REG[3C02h] bits 7-0
REG[3C01h] bits 7-0
REG[3C00h] bits 7-0
6
5
4
3
2
1
0
DMA チャネル 0 の転送元アドレスビット [31:0]
DMA チャネル 0 に対する転送元開始アドレスを指定します。転送元アドレスの
インクリメントないしデクリメントの方法は、DMA Channel 0 Control Register
（REG[3C0Ch] および REG[3C0Dh]）で指定します。転送元開始アドレスは、DMA
チャネル 0 の転送サイズビット（REG[3C0Ch] のビット 5 ∼ 4）で指定する転送
サイズの倍数であることが必要です。8 ビット転送ではすべての値が許容されま
す。16 ビット転送では 2 バイトの倍数、32 ビット転送では 4 バイトの倍数でな
ければなりません。
DMA チャネル 0 転送元モードを充填モードに指定する（REG[3C0Ch] のビット
1 ∼ 0 ＝ 11）場合、これらのビットは「充填」データの転送元も指定します。
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（Rev. 1.7）
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377
10. レジスタ
REG[3C04h] DMA Channel 0 Destination Address Register 0
Default = 00h
Read/Write
DMA チャネル 0 の転送先アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C05h] DMA Channel 0 Destination Address Register 1
Default = 00h
0
Read/Write
DMA チャネル 0 の転送先アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C06h] DMA Channel 0 Destination Address Register 2
Default = 00h
0
Read/Write
DMA チャネル 0 の転送先アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[3C07h] DMA Channel 0 Destination Address Register 3
Default = 00h
0
Read/Write
DMA チャネル 0 の転送先アドレスビット 31 ∼ 24
7
REG[3C07h] bits 7-0
REG[3C06h] bits 7-0
REG[3C05h] bits 7-0
REG[3C04h] bits 7-0
378
6
5
4
3
2
1
0
DMA チャネル 0 の転送先アドレスビット [31:0]
DMA チャネル 0 に対する転送先開始アドレスを指定します。転送先アドレスの
インクリメントないしデクリメントの方法は、DMA Channel 0 Control Register
（REG[3C0Ch] および REG[3C0Dh]）で指定します。転送先開始アドレスは、DMA
チャネル 0 の転送サイズビット（REG[3C0Ch] のビット 5 ∼ 4）で指定する転送
サイズの倍数であることが必要です。8 ビット転送ではすべての値が許容されま
す。16 ビット転送では 2 バイトの倍数、32 ビット転送では 4 バイトの倍数でな
ければなりません。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[3C08h] DMA Channel 0 Transfer Count Register 0
Default = 00h
Read/Write
DMA チャネル 0 の転送カウントビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C09h] DMA Channel 0 Transfer Count Register 1
Default = 00h
0
Read/Write
DMA チャネル 0 の転送カウントビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C0Ah] DMA Channel 0 Transfer Count Register 2
Default = 00h
0
Read/Write
DMA チャネル 0 の転送カウントビット 23 ∼ 16
7
6
REG[3C0Ah] bits 7-0
REG[3C09h] bits 7-0
REG[3C08h] bits 7-0
5
4
3
2
1
DMA チャネル 0 の転送カウントビット [23:0]
DMA チャネル 0 について転送するデータユニット数（8/16/32 ビットのワード
数）を指定します。たとえば転送サイズ（REG[3C03h] のビット 5 ∼ 4）が 16
ビットデータでこのレジスタの値が 20 のとき、16 ビット× 20 のデータが転送
されます。このレジスタの値は 1 ワード転送されるごとに 1 ずつ減算され、転送
終了時には 0000_0000h になります。
REG[3C0Ch] DMA Channel 0 Control Register 0
Default = 00h
bit 6
0
n/a
DMA チャネル 0 の
非バーストモード
のイネーブル
7
6
DMA チャネル 0 の転送サイズビット
1∼0
5
4
Read/Write
DMA チャネル 0 の転送先アドレス
モードビット 1 ∼ 0
3
2
DMA チャネル 0 の転送元アドレス
モードビット 1 ∼ 0
1
0
DMA チャネル 0 の非バーストモードのイネーブル
DMA チャネル 0 の転送に非バーストモードとバーストモードのどちらを用いる
かを指定します。
このビットが 0 のとき、DMA チャネル 0 はバーストモードで転送します
（デフォルト）。
このビットが 1 のとき、DMA チャネル 0 は非バーストモードで転送します。
注
DMA 動作が、SRAM のバンク間をまたぐと考えられる場合は、このビットは
1b に設定してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
379
10. レジスタ
DMA チャネル 0 の転送サイズビット [1:0]
DMA チャネル 0 の転送サイズを選択します
bits 5-4
表 10-72 DMA チャネル 0 の転送サイズの選択
REG[3C0Ch] のビット 5 ∼ 4 DMA チャネル 0 の転送サイズ
00
8 ビット
01
16 ビット
10
32 ビット
11
Reserved
DMA チャネル 0 の転送先アドレスモードビット [1:0]
DMA 転送の正常終了後に DMA Channel 0 Destination Address Register
（REG[3C04h] ∼ REG[3C07h]）を更新する方法を選択します。
bits 3-2
表 10-73 DMA チャネル 0 の転送先アドレスモードの選択
REG[3C0Dh] のビット 3
REG[3C0Ch] のビット 3 ∼ 2
（転送先処理幅のイネーブル）
00
転送先アドレスは変更されません。
01
転送先アドレスは転送サイズ（REG[3C0Ch] のビット 5 ∼ 4）
に従って加算されます（8 ビット：＋ 1、16 ビット：＋ 2、32
ビット：＋ 4）
10
転送先アドレスは転送サイズ（REG[3C0Ch] のビット 5 ∼ 4）
に従って減算されます（8 ビット：− 1、16 ビット：− 2、32
ビット：− 4）
11
Reserved
00
転送先アドレスは変更されません。
0
01
転送先アドレスは指定の処理幅（REG[3C0Dh] のビット 5 ∼
4）に従って加算されます
（8ビット：＋1、16ビット：＋2、32ビット：＋4、64ビット：＋8）
10
転送先アドレスは指定の処理幅（REG[3C0Dh] のビット 5 ∼
4）に従って減算されます
（8ビット：−1、16ビット：−2、32ビット：−4、64ビット：−8）
1
11
380
DMA チャネル 0 の転送先アドレスモード
Reserved
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
DMA チャネル 0 の転送元アドレスモードビット [1:0]
DMA 転送の正常終了後に DMA Channel 0 Source Address Register（REG[3C00h]
∼ REG[3C03h]）を更新する方法を選択します。
bits 1-0
表 10-74 DMA チャネル 0 の転送元アドレスモードの選択
REG[3C0Dh] のビット 0
REG[3C0Ch] のビット 1 ∼ 0
（転送元処理幅のイネーブル）
DMA チャネル 0 の転送元アドレスモード
00
転送元アドレスは変更されません。
01
転送元アドレスは転送サイズ（REG[3C0Ch] のビット 5 ∼ 4）
に従って加算されます（8 ビット：＋ 1、16 ビット：＋ 2、32
ビット：＋ 4）
10
転送元アドレスは転送サイズ（REG[3C0Ch] のビット 5 ∼ 4）
に従って減算されます（8 ビット：− 1、16 ビット：− 2、32
ビット：− 4）
11
充填モード：充填データに対して Source Address Register を
使用し、アドレスの加算や減算は行いません。
00
転送元アドレスは変更されません。
0
01
転送元アドレスは指定の処理幅（REG[3C0Dh] のビット 2 ∼
1）に従って加算されます
（8ビット：＋1、16ビット：＋2、32ビット：＋4、64ビット：＋8）
10
転送元アドレスは指定の処理幅（REG[3C0Dh] のビット 2 ∼
1）に従って減算されます
（8ビット：−1、16ビット：−2、32ビット：−4、64ビット：−8）
1
11
Reserved
REG[3C0Dh] DMA Channel 0 Control Register 1
Default = 00h
DMA チャネル 0 の転送先処理幅
ビット 1 ∼ 0
n/a
7
bits 5-4
Read/Write
6
5
4
DMA チャネル 0
の転送先処理幅
のイネーブル
3
DMA チャネル 0 の転送元処理幅
ビット 1 ∼ 0
2
1
DMA チャネル 0
の転送元処理幅
のイネーブル
0
DMA チャネル 0 の転送先処理幅ビット [1:0]
DMA チャネル 0 の転送先処理幅のイネーブルビットが立っている
（REG[3C0Dh]
のビット 3 ＝ 1）ときに、DMA チャネル 0 の転送先アドレスのインクリメント
ないしデクリメントの量（処理幅）を指定します。詳しくは、DMA チャネル 0
の転送先アドレスモードビットの説明を参照してください（REG[3C0Ch] のビッ
ト 3 ∼ 2 を参照）
。
表 10-75 DMA チャネル 0 の転送先処理幅の選択
REG[3C0Dh] のビット 5 ∼ 4
DMA チャネル 0 の転送先処理幅
00
8 ビット。転送先アドレスに 1 が
加算／減算されます。
01
16 ビット。転送先アドレスに 2 が
加算／減算されます。
10
32 ビット。転送先アドレスに 4 が
加算／減算されます。
11
64 ビット。転送先アドレスに 8 が
加算／減算されます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
381
10. レジスタ
bit 3
bits 2-1
DMA チャネル 0 の転送先処理幅のイネーブル
DMA 転送の正常終了後、DMA Channel 0 Destination Address Register（REG[3C04h]
∼ REG[3C07h]）に対して適用するインクリメント／デクリメントの量を転送サ
イズ（REG[3C0Ch] のビット 5 ∼ 4）によって指定するか、または転送先処理幅
（REG[3C0Dh] のビット 5 ∼ 4）によって指定するかを選択します。
このビットが 0 のとき、転送先処理幅は無効となり、インクリメント／デクリメ
ントの量は DMA チャネル 0 の転送サイズビット（REG[3C0Ch] のビット 5 ∼ 4）
によって決まります。
このビットが 1 のとき、転送先処理幅は有効となり、インクリメント／デクリメ
ントの量は DMA チャネル 0 の転送先処理幅ビット（REG[3C0Dh] のビット 5 ∼
4）によって決まります。
DMA チャネル 0 の転送元処理幅ビット [1:0]
DMA チャネル 0 の転送元処理幅のイネーブルビットが立っている
（REG[3C0Dh]
のビット 0 ＝ 1）ときに、DMA チャネル 0 の転送元アドレスのインクリメント
ないしデクリメントの量（処理幅）を指定します。詳しくは、DMA チャネル 0
の転送元アドレスモードビットの説明を参照してください（REG[3C0Ch] のビッ
ト 1 ∼ 0 を参照）
。
表 10-76 DMA チャネル 0 の転送元処理幅の選択
bit 0
382
REG[3C0Dh] のビット 2 ∼ 1
DMA チャネル 0 の転送元処理幅
00
8 ビット。転送元アドレスに 1 が
加算／減算されます。
01
16 ビット。転送元アドレスに 2 が
加算／減算されます。
10
32 ビット。転送元アドレスに 4 が
加算／減算されます。
11
64 ビット。転送元アドレスに 8 が
加算／減算されます。
DMA チャネル 0 の転送元処理幅のイネーブル
DMA 転送の正常終了後、DMA Channel 0 Source Address Register（REG[3C00h] ∼
REG[3C03h]）に対して適用するインクリメント／デクリメントの量を転送サイ
ズ（REG[3C0Ch] のビット 5 ∼ 4）によって指定するか、または転送元処理幅
（REG[3C0Dh] のビット 2 ∼ 1）によって指定するかを選択します。
このビットが 0 のとき、転送元処理幅は無効となり、インクリメント／デクリメ
ントの量は DMA チャネル 0 の転送サイズビット（REG[3C0Ch] のビット 5 ∼ 4）
によって決まります。
このビットが 1 のとき、転送元処理幅は有効となり、インクリメント／デクリメ
ントの量は DMA チャネル 0 の転送元処理幅ビット（REG[3C0Dh] のビット 2 ∼
1）によって決まります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[3C10h] DMA Channel 1 Source Address Register 0
Default = 00h
Read/Write
DMA チャネル 1 の転送元アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C11h] DMA Channel 1 Source Address Register 1
Default = 00h
0
Read/Write
DMA チャネル 1 の転送元アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C12h] DMA Channel 1 Source Address Register 2
Default = 00h
0
Read/Write
DMA チャネル 1 の転送元アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[3C13h] DMA Channel 1 Source Address Register 3
Default = 00h
0
Read/Write
DMA チャネル 1 の転送元アドレスビット 31 ∼ 24
7
REG[3C13h] bits 7-0
REG[3C12h] bits 7-0
REG[3C11h] bits 7-0
REG[3C10h] bits 7-0
6
5
4
3
2
1
0
DMA チャネル 1 の転送元アドレスビット [31:0]
DMA チャネル 1 に対する転送元開始アドレスを指定します。転送元アドレスの
インクリメントないしデクリメントの方法は、DMA Channel 1 Control Register
（REG[3C1Ch] および REG[3C1Dh]）で指定します。転送元開始アドレスは、DMA
チャネル 1 の転送サイズビット（REG[3C1Ch] のビット 5 ∼ 4）で指定する転送
サイズの倍数であることが必要です。8 ビット転送ではすべての値が許容されま
す。16 ビット転送では 2 バイトの倍数、32 ビット転送では 4 バイトの倍数でな
ければなりません。
DMA チャネル 1 転送元モードを充填モードに指定する（REG[3C1Ch] のビット
1 ∼ 0 ＝ 11）場合、これらのビットは「充填」データの転送元も指定します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
383
10. レジスタ
REG[3C14h] DMA Channel 1 Destination Address Register 0
Default = 00h
Read/Write
DMA チャネル 1 の転送先アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C15h] DMA Channel 1 Destination Address Register 1
Default = 00h
0
Read/Write
DMA チャネル 1 の転送先アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C16h] DMA Channel 1 Destination Address Register 2
Default = 00h
0
Read/Write
DMA チャネル 1 の転送先アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[3C17h] DMA Channel 1 Destination Address Register 3
Default = 00h
0
Read/Write
DMA チャネル 1 の転送先アドレスビット 31 ∼ 24
7
REG[3C17h] bits 7-0
REG[3C16h] bits 7-0
REG[3C15h] bits 7-0
REG[3C14h] bits 7-0
384
6
5
4
3
2
1
0
DMA チャネル 1 の転送先アドレスビット [31:0]
DMA チャネル 1 に対する転送先開始アドレスを指定します。転送先アドレスの
インクリメントないしデクリメントの方法は、DMA Channel 1 Control Register
（REG[3C1Ch] および REG[3C1Dh]）で指定します。転送先開始アドレスは、DMA
チャネル 1 の転送サイズビット（REG[3C1Ch] のビット 5 ∼ 4）で指定する転送
サイズの倍数であることが必要です。8 ビット転送ではすべての値が許容されま
す。16 ビット転送では 2 バイトの倍数、32 ビット転送では 4 バイトの倍数でな
ければなりません。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[3C18h] DMA Channel 1 Transfer Count Register 0
Default = 00h
Read/Write
DMA チャネル 1 の転送カウントビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C19h] DMA Channel 1 Transfer Count Register 1
Default = 00h
0
Read/Write
DMA チャネル 1 の転送カウントビット 15 ∼ 8
7
6
5
4
3
2
1
REG[3C1Ah] DMA Channel 1 Transfer Count Register 2
Default = 00h
0
Read/Write
DMA チャネル 1 の転送カウントビット 23 ∼ 16
7
REG[3C1Ah] bits 7-0
REG[3C19h] bits 7-0
REG[3C18h] bits 7-0
6
5
4
3
2
1
0
DMA チャネル 1 の転送カウントビット [23:0]
DMA チャネル 1 について転送するデータユニット数（8/16/32 ビットのワード
数）を指定します。たとえば制御レジスタにより転送サイズが 16 ビットデータ
と指定され、このレジスタの値が 20 のとき、16 ビット× 20 のデータが転送さ
れます。このレジスタの値は 1 ワード転送されるごとに 1 ずつ減算され、転送終
了時には 0000_0000h になります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
385
10. レジスタ
REG[3C1Ch] DMA Channel 1 Control Register 0
Default = 00h
n/a
DMA チャネル 1 の
非バーストモード
のイネーブル
7
6
Read/Write
DMA チャネル 1 の転送サイズビット
1∼0
5
DMA チャネル 1 の転送先アドレス
モードビット 1 ∼ 0
4
3
DMA チャネル 1 の転送元アドレス
モードビット 1 ∼ 0
2
1
0
DMA チャネル 1 の非バーストモードのイネーブル
DMA チャネル 1 の転送に非バーストモードとバーストモードのどちらを用いる
かを指定します。
このビットが 0 のとき、DMA チャネル 1 はバーストモードで転送します
（デフォルト）。
このビットが 1 のとき、DMA チャネル 1 は非バーストモードで転送します。
bit 6
注
DMA 動作が、SRAM のバンク間をまたぐと考えられる場合は、このビットは
1b に設定してください。
DMA チャネル 1 の転送サイズビット [1:0]
DMA チャネル 1 の転送サイズを選択します。
bits 5-4
表 10-77 DMA チャネル 1 の転送サイズの選択
REG[3C1Ch] のビット 5 ∼ 4 DMA チャネル 1 の転送サイズ
00
8 ビット
01
16 ビット
10
32 ビット
11
Reserved
DMA チャネル 1 の転送先アドレスモードビット [1:0]
DMA 転送の正常終了後に DMA Channel 1 Destination Address Register
（REG[3C14h] ∼ REG[3C17h]）を更新する方法を選択します。
bits 3-2
表 10-78 DMA チャネル 1 の転送先アドレスモードの選択
REG[3C1Dh] のビット 3
REG[3C1Ch] のビット 3 ∼ 2
（転送先処理幅のイネーブル）
00
転送先アドレスは変更されません。
01
転送先アドレスは転送サイズ（REG[3C1Ch] のビット 5 ∼ 4）
に従って加算されます
（8 ビット：＋ 1、16 ビット：＋ 2、32 ビット：＋ 4）
10
転送先アドレスは転送サイズ（REG[3C1Ch] のビット 5 ∼ 4）
に従って減算されます
（8 ビット：− 1、16 ビット：− 2、32 ビット：− 4）
0
11
386
DMA チャネル 1 の転送先アドレスモード
Reserved
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
表 10-78 DMA チャネル 1 の転送先アドレスモードの選択
REG[3C1Dh] のビット 3
REG[3C1Ch] のビット 3 ∼ 2
（転送先処理幅のイネーブル）
DMA チャネル 1 の転送先アドレスモード
転送先アドレスは変更されません。
00
01
転送先アドレスは指定の処理幅（REG[3C1Dh] のビット 5 ∼
4）に従って加算されます
（8ビット：＋1、16ビット：＋2、32ビット：＋4、64ビット：＋8）
10
転送先アドレスは指定の処理幅（REG[3C1Dh] のビット 5 ∼
4）に従って減算されます
（8ビット：−1、16ビット：−2、32ビット：−4、64ビット：−8）
1
11
Reserved
DMA チャネル 1 の転送元アドレスモードビット [1:0]
DMA 転送の正常終了後に DMA Channel 1 Source Address Register（REG[3C10h]
∼ REG[3C13h]）を更新する方法を選択します。
bits 1-0
表 10-79 DMA チャネル 1 の転送元アドレスモードの選択
REG[3C1Dh] のビット 0
REG[3C1Ch] のビット 1 ∼ 0
（転送元処理幅のイネーブル）
00
DMA チャネル 1 の転送元アドレスモード
転送元アドレスは変更されません。
01
転送元アドレスは転送サイズ（REG[3C1Ch] のビット 5 ∼ 4）
に従って加算されます
（8 ビット：＋ 1、16 ビット：＋ 2、32 ビット：＋ 4）
10
転送元アドレスは転送サイズ（REG[3C1Ch] のビット 5 ∼ 4）
に従って減算されます
（8 ビット：− 1、16 ビット：− 2、32 ビット：− 4）
11
充填モード：充填データに対して Source Address Register を
使用し、アドレスの加算や減算は行いません。
00
転送元アドレスは変更されません。
0
01
転送元アドレスは指定の処理幅（REG[3C1Dh] のビット 2 ∼
1）に従って加算されます
（8ビット：＋1、16ビット：＋2、32ビット：＋4、64ビット：＋8）
10
転送元アドレスは指定の処理幅（REG[3C1Dh] のビット 2 ∼
1）に従って減算されます
（8ビット：−1、16ビット：−2、32ビット：−4、64ビット：−8）
1
11
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
Reserved
EPSON
387
10. レジスタ
REG[3C1Dh] DMA Channel 1 Control Register 1
Default = 00h
DMA チャネル 1 の転送先処理幅
ビット 1 ∼ 0
n/a
7
bits 5-4
Read/Write
6
5
4
DMA チャネル 1
の転送先処理幅
のイネーブル
3
DMA チャネル 1 の転送元処理幅
ビット 1 ∼ 0
2
1
DMA チャネル 1
の転送元処理幅
のイネーブル
0
DMA チャネル 1 の転送先処理幅ビット [1:0]
DMA チャネル 1 の転送先処理幅のイネーブルビットが立っている
（REG[3C1Dh]
のビット 3 ＝ 1）ときに、DMA チャネル 1 の転送先アドレスのインクリメント
ないしデクリメントの量（処理幅）を指定します。詳しくは、DMA チャネル 1
の転送先アドレスモードビットの説明を参照してください（REG[3C1Ch] のビッ
ト 3 ∼ 2 を参照）
。
表 10-80 DMA チャネル 1 の転送先処理幅の選択
bit 3
388
REG[3C1Dh] のビット 5 ∼ 4
DMA チャネル 1 の転送先処理幅
00
8 ビット。転送先アドレスに 1 が
加算／減算されます。
01
16 ビット。転送先アドレスに 2 が
加算／減算されます。
10
32 ビット。転送先アドレスに 4 が
加算／減算されます。
11
64 ビット。転送先アドレスに 8 が
加算／減算されます。
DMA チャネル 1 の転送先処理幅のイネーブル
DMA 転送の正常終了後、DMA Channel 1 Destination Address Register（REG[3C14h]
∼ REG[3C17h]）に対して適用するインクリメント／デクリメントの量を転送サ
イズ（REG[3C1Ch] のビット 5 ∼ 4）によって指定するか、または転送先処理幅
（REG[3C1Dh] のビット 5 ∼ 4）によって指定するかを選択します。
このビットが 0 のとき、転送先処理幅は無効となり、インクリメント／デクリメ
ントの量は DMA チャネル 1 の転送サイズビット（REG[3C1Ch] のビット 5 ∼ 4）
によって決まります。
このビットが 1 のとき、転送先処理幅は有効となり、インクリメント／デクリメ
ントの量は DMA チャネル 1 の転送先処理幅ビット（REG[3C1Dh] のビット 5 ∼
4）によって決まります。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
DMA チャネル 1 の転送元処理幅ビット [1:0]
DMA チャネル 1 の転送元処理幅のイネーブルビットが立っている
（REG[3C1Dh]
のビット 0 ＝ 1）ときに、DMA チャネル 1 の転送元アドレスのインクリメント
ないしデクリメントの量（処理幅）を指定します。詳しくは、DMA チャネル 1
の転送元アドレスモードビットの説明を参照してください（REG[3C1Ch] のビッ
ト 1 ∼ 0 を参照）
。
bits 2-1
表 10-81 DMA チャネル 1 の転送元処理幅の選択
REG[3C1Dh] のビット 2 ∼ 1
DMA チャネル 1 の転送元処理幅
00
8 ビット。転送元アドレスに 1 が
加算／減算されます。
01
16 ビット。転送元アドレスに 2 が
加算／減算されます。
10
32 ビット。転送元アドレスに 4 が
加算／減算されます。
11
64 ビット。転送元アドレスに 8 が
加算／減算されます。
DMA チャネル 1 の転送元処理幅のイネーブル
DMA 転送の正常終了後、DMA Channel 1 Source Address Register（REG[3C10h] ∼
REG[3C13h]）に対して適用するインクリメント／デクリメントの量を転送サイ
ズ（REG[3C1Ch] のビット 5 ∼ 4）によって指定するか、または転送元処理幅
（REG[3C1Dh] のビット 2 ∼ 1）によって指定するかを選択します。
このビットが 0 のとき、転送元処理幅は無効となり、インクリメント／デクリメ
ントの量は DMA チャネル 1 の転送サイズビット（REG[3C1Ch] のビット 5 ∼ 4）
によって決まります。
このビットが 1 のとき、転送元処理幅は有効となり、インクリメント／デクリメ
ントの量は DMA チャネル 1 の転送元処理幅ビット（REG[3C1Dh] のビット 2 ∼
1）によって決まります。
bit 0
REG[3C20h] DMA Status Register
Default = 00h
Read Only
n/a
7
6
5
4
3
DMA チャネル
ステータス
DMA
コントローラ
使用中
1
0
2
bit 1
DMA チャネルステータス（読み出し専用）
DMA が使用中（REG[3C20h] のビット 0 ＝ 1）のときに作業中の DMA チャネル
を示します。DMA 転送の正常終了後、他方のチャネルに転送待ちのデータがな
い場合、このビットは現在の状態を維持します。
このビットが 0 のとき、DMA チャネル 0 が作業中です。
このビットが 1 のとき、DMA チャネル 1 が作業中です。
bit 0
DMA コントローラ使用中（読み出し専用）
DMA コントローラが転送処理に使用中であることを示します。
このビットが 0 のとき、DMA コントローラは空き状態です。
このビットが 1 のとき、DMA コントローラは使用中です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
389
10. レジスタ
REG[3C22h] DMA Start Register
Default = 00h
Read/Write
n/a
7
bit 1
6
5
4
3
2
DMA チャネル 1
の開始
DMA チャネル 0
の開始
1
0
DMA チャネル 1 の開始
DMA チャネル 1 の DMA 転送について示します。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、DMA チャネル 1 の DMA 転送が開始されます。
転送が開始されると、転送終了時まで 1 の値を保持します。0 を書き込んでも値
は変わりません。転送が完了すると、自動的に 0 にクリアされます。
読み出しの場合：
このビットが 0 のとき、DMA チャネル 1 に実行中の DMA 転送はありません。
このビットが 1 のとき、DMA チャネル 1 において DMA 転送が実行中か、また
はキューにつながれています。
注
DMA チャネル 1 の DMA 転送が完了する前に DMA チャネル 0 の DMA 転送の
開始を指示することができます。新しい DMA 転送は現在の DMA 転送が完了
した段階で開始されます。
bit 0
DMA チャネル 0 の開始
DMA チャネル 0 の DMA 転送について示します。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、DMA チャネル 0 の DMA 転送が開始されます。
転送が開始されると、転送終了時まで 1 の値を保持します。0 を書き込んでも値
は変わりません。転送が完了すると、自動的に 0 にクリアされます。
読み出しの場合：
このビットが 0 のとき、DMA チャネル 0 に実行中の DMA 転送はありません。
このビットが 1 のとき、DMA チャネル 0 において DMA 転送が実行中か、また
はキューにつながれています。
注
DMA チャネル 0 の DMA 転送が完了する前に DMA チャネル 1 の DMA 転送の
開始を指示することができます。新しい DMA 転送は現在の DMA 転送が完了
した段階で開始されます。
390
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.20 SDRAM コントローラ設定レジスタ
REG[3C40h] SDRAM Control Register
Default = 02h
Read/Write
SDRAM の tRCD
タイミング
SDRAM の tRAS
タイミング
SDRAM の tRP
タイミング
SDRAM の CAS
遅延
7
6
5
4
SDRAM タイプビット 1 ∼ 0
3
2
16 または 32
ビット SDRAM
インタフェース
SDRAM の初期化
1
0
bit 7
SDRAM の tRCD タイミング
SDRAM に対する tRCD タイミング（アクティブから読み書きコマンドまで）を
選択します。
このビットが 0 のとき、tRCD タイミングは最低 2 クロック周期です。
このビットが 1 のとき、tRCD タイミングは最低 4 クロック周期です。
bit 6
SDRAM の tRAS タイミング
SDRAM のバースト READ タイミングに対する最小 tRAS タイミング（アクティ
ブからプレチャージまで）を選択します。
このビットが 0 のとき、tRAS タイミングは最低 4 クロック周期です。
このビットが 1 のとき、tRAS タイミングは最低 6 クロック周期です。
tRAS に対する実際のクロック周期数は、このビットとビット 7（tRCD）によっ
て次式のように決まります。
tRAS ＝ 4 ＋ (2 × REG[3C40h] のビット 6) ＋ (2 × REG[3C40h] のビット 7)
bit 5
SDRAM の tRP タイミング
SDRAM に対する tRP タイミング（プレチャージからアクティブまで）を選択し
ます。
このビットが 0 のとき、tRP タイミングは最低 2 クロック周期です。
このビットが 1 のとき、tRP タイミングは最低 4 クロック周期です。
bit 4
SDRAM の CAS 遅延
SDRAM からの読み出しに対する CAS 遅延を選択します。
このビットが 0 のとき、CAS 遅延は 2 クロックです。
このビットが 1 のとき、CAS 遅延は 3 クロックです。
bits 3-2
SDRAM タイプビット [1:0]
使用する 16 ビット SDRAM のタイプを選択します。
表 10-82 SDRAM のタイプ選択
bit 1
REG[3C40h] のビット 3 ∼ 2
SDRAM のタイプ
00
64M ビット、1M × 16 × 4 バンク、行は A11 ∼ A0、列は A7 ∼ A0
01
128M ビット、2M × 16 × 4 バンク、行は A11 ∼ A0、列は A8 ∼ A0
10
256M ビット、4M × 16 × 4 バンク、行は A12 ∼ A0、列は A8 ∼ A0
11
512M ビット、8M × 16 × 4 バンク、行は A12 ∼ A0、列は A9 ∼ A0
16 または 32 ビット SDRAM インタフェース
16 ビット SDRAM を 1 枚使用するか 2 枚使用するかを指定します。
このビットが 0 のとき、16 ビット SDRAM を 1 枚使用します。
このビットが 1 のとき、16 ビット SDRAM を 2 枚使用し、32 ビットメモリを構
成します。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
391
10. レジスタ
SDRAM の初期化
電源投入後の SDRAM の初期化に使用します。SDRAM をメモリ空間として使用
するには初期化処理が必要です。SDRAM は REG[3C40h] のビット 7 ∼ 4 の設定
を用いてプログラミングされ、フルページモードでアクセスされます。
書き込みの場合：
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、SDRAM コントローラが SDRAM の初期化シーケ
ンスを開始します。このビットは SDRAM の初期化中は 1 に維持され、初期化が
完了すると自動的に 0 にリセットされます。
読み出しの場合：
このビットが 0 のとき、SDRAM は初期化中ではありません。
このビットが 1 のとき、SDRAM は初期化中です。
bit 0
注
1. パワーセーブモードに移行するときは、あらかじめ C33 を HALT もしくは
SLEEP モードにする（命令コードを使用）か、またはリセット状態
（REG[001Dh] のビット 0）に置くことが必要です。パワーセーブモードの
間も DRAM の内容を保持するには、パワーセーブモードへの移行前に
REG[3C44h] のビット 6 を用いて DRAM コントローラをセルフリフレッ
シュモードにしてください。
2. パワーセーブモードの解除時にセルフリフレッシュモードが有効である場
合、DRAM ヘのアクセスを可能にする前に、REG[3C44h] のビット 6 にお
いてセルフリフレッシュモードを解除してください。
3. パワーセーブモードを解除したら、
DRAMヘのアクセスを可能にする前に、
REG[3C40h] のビット 0 に 1 を書き込んで DRAM コントローラを再度初期
化したうえ、このビットが 0 に戻るまで待ってください。
4. パワーセーブモードを解除したら、C33 が問題なく HALT もしくは SLEEP
モードから復帰するよう、またはリセット状態（REG[001Dh] のビット 0）
が問題なく解除されるよう、注 5 または注 6 に従ってください。
REG[3C42h] SDRAM Refresh Period Register 0
Default = 00h
Read/Write
SDRAM リフレッシュ周期ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[3C43h] SDRAM Refresh Period Register 1
Default = 01h
Read/Write
SDRAM リフレッシュ周期ビット 11 ∼ 8
n/a
7
REG[3C43h] bits 3-0
REG[3C42h] bits 7-0
392
6
0
5
4
3
2
1
0
SDRAM リフレッシュ周期ビット [11:0]
SDRAMのリフレッシュに使用されるオートリフレッシュコマンドの時間間隔を
指定します。リフレッシュ周期は次式で定義されます。
リフレッシュ周期＝ ((REG[3C43h], REG[3C42h]) ＋ 1) ×システムクロック周期
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[3C44h] SDRAM Clock Control Register
Default = 05h
n/a
SDRAM のセルフ
リフレッシュの
イネーブル
n/a
7
6
5
Read/Write
Reserved
4
3
2
1
bit 6
SDRAM のセルフリフレッシュのイネーブル
SDRAM がセルフリフレッシュモードであるかどうかを制御します。
このビットが 0 のとき、SDRAM はノーマルモードです。
このビットが 1 のとき、SDRAM はセルフリフレッシュモードです。
bits 4-0
Reserved
このフィールドは 14h（1_0100）に設定してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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0
393
10. レジスタ
10.4.21 LCD パネル設定レジスタ
REG[4000h] LCD Panel Type Select Register 0
Default = 88h
LCD2 パネルのモードビット 1 ∼ 0
7
bits 7-6
Read/Write
LCD2 パネルのタイプ選択ビット
1∼0
6
5
4
LCD1 ／カメラ 2
の選択
LCD1 パネルの
モード
I2S/PWM 端子を
EID に使用
Reserved
3
2
1
0
LCD2 パネルのモード選択ビット [1:0]
FP2IO 端子を使用する LCD2 パネルのモードを指定します。端子マッピングにつ
いては、
33 ページの 5.6
「LCD ／カメラ 2 の端子マッピング」を参照してください。
表 10-83 LCD2 パネルのモードの選択
bits 5-4
REG[4000h] のビット 7 ∼ 6
LCD2 パネルのモード選択
00
RGB 8:8:8 のみ
01
RGB 6:6:6、シリアルインタフェースあり
10
RGB 6:6:6、シリアルインタフェースなし
（デフォルト）
11
Reserved
LCD2 パネルのタイプ選択ビット [1:0]
LCD2 パネルインタフェースに接続されるパネルのタイプを指定します。端子
マッピングについては、33 ページの 5.6「LCD ／カメラ 2 の端子マッピング」を
参照してください。
表 10-84 LCD2 パネルのタイプの選択
REG[4000h] のビット 5 ∼ 4
bit 3
394
LCD2 パネルのタイプ選択
00
汎用 RGB
01
EID 社製ダブルスクリーン
10
シャープ社製 DualView
11
Reserved
LCD1 ／カメラ 2 の選択
FP1IO 端子の用途が LCD1 かカメラ 2 かを指定します。端子マッピングについて
は、33 ページの 5.6「LCD ／カメラ 2 の端子マッピング」を参照してください。
このビットが 0 のとき、FP1IO 端子は LCD1 に使用されます。
このビットが 1 のとき、FP1IO 端子はカメラ 2 に使用されます（デフォルト）。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 2
LCD1 パネルのモード選択
FP1IO 端子を使用する LCD1 パネルのモードを指定します。
このビットが 0 のとき、シリアルインタフェースのない RGB インタフェースが
選択されます。このモードを選択し、かつ LCD2 が LCD1 端子をまったく使用し
ない場合、フォーマットは RGB 6:6:6 になります。LCD2 が EID 社製ダブルスク
リーンを使用するために LCD1 端子を使用する場合（33 ページの 5.6「LCD ／カ
メラ 2 の端子マッピング」参照）、フォーマットは RGB 5:5:5 です（デフォルト）。
このビットが 1 のとき、シリアルインタフェースのある RGB インタフェースが
選択されます。このモードを選択し、かつ LCD2 が LCD1 端子をまったく使用し
ない場合、フォーマットは RGB 5:6:5 になります。LCD2 が EID 社製ダブルスク
リーンを使用するために LCD1 端子を使用する場合のフォーマットは RGB 4:4:4
です。
注
EID社製ダブルスクリーンパネルをLCD2に使用し、
かつシリアルインタフェー
スをもつ RGB 5:6:5 インタフェースが LCD1 において必要な場合、EID 社製ダ
ブルスクリーンパネルに必要な過剰分の端子として I2S/PWM 端子が使用でき
ます（REG[4000h] のビット 1 を参照）。
bit 1
I2S/PWM 端子を EID に使用
I2S/PWM 端子を I2S インタフェースに使用するか、または EID 社製ダブルスク
リーンパネルに使用するかを決定します。端子マッピングについては、33 ペー
ジの 5.6「LCD ／カメラ 2 の端子マッピング」を参照してください。
このビットが 0 のとき、I2S/PWM 端子は EID 社製ダブルスクリーンパネルの信
号出力用に使用されません。このとき、LCD1 の RGB インタフェースパネルは
RGB 5:5:5 または RGB 4:4:4 のいずれかをサポートします。いずれになるかはシ
リアルインタフェースの有効／無効によって決まります（REG[4000h] のビット
2 を参照）。
（デフォルト）
このビットが 1 のとき、I2S/PWM 端子は EID 社製ダブルスクリーンパネルの信
号出力用に使用されます。
このとき、LCD1 の RGB インタフェースパネルは RGB
6:6:6 または RGB 5:6:5 のいずれかをサポートします。いずれになるかはシリア
ルインタフェースの有効／無効によって決まります（REG[4000h] のビット 2 を
参照）
。
bit 0
Reserved
このビットは 0 に設定してください。
S1D13515/S2D13515テクニカルマニュアル
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395
10. レジスタ
REG[4001h] LCD Panel Type Select Register 1
Default = 00h
LCD2 PCLK の
極性選択
7
bit 7
Read/Write
LCD2 パネルのデータバス幅ビット 2 ∼ 0
6
5
4
LCD1 PCLK の
極性選択
Reserved
3
2
LCD1 パネルのデータバス幅ビット
1∼0
1
0
LCD2 PCLK の極性選択
LCD2 インタフェースにおける PCLK 信号の極性を指定します。
このビットが 0 のとき、LCD2 における PCLK 信号の極性はノーマルです（表示
データは立ち上がりエッジでラッチされます）
。
このビットが 1 のとき、LCD2 における PCLK 信号の極性は反転されます（表示
データは立ち下がりエッジでラッチされます）
。
注
ダブルスクリーンパネルの TCON イネーブル（REG[4040h] のビット 0）が 1
で、かつ EID ディスプレイが選択されている（REG[4000h] のビット 5 ∼ 4 ＝
01）
場合、PCLK の極性選択は ODCK の極性に影響を与えませんが、
REG[4040h]
のビット 0 ＝ 0 のときは極性に影響を与えます。
bits 6-4
LCD2 パネルのデータバス幅ビット [2:0]
LCD2 パネルのデータバス幅を指定します。
表 10-85 LCD2 パネルのデータバス幅の選択
REG[4001h] のビット 6 ∼ 4
LCD2 パネルのデータバス幅
000
12 ビット
001
16 ビット
010
18 ビット
011
24 ビット
100 ∼ 111
Reserved
bit 3
LCD1 PCLK の極性選択
LCD1 インタフェースにおける PCLK 信号の極性を指定します。
このビットが 0 のとき、LCD1 における PCLK 信号の極性はノーマルです（表示
データは立ち上がりエッジでラッチされます）
。
このビットが 1 のとき、LCD1 における PCLK 信号の極性は反転されます（表示
データは立ち下がりエッジでラッチされます）
。
bit 2
Reserved
このビットのデフォルト値は 0 です。
bits 1-0
LCD1 パネルのデータバス幅ビット [1:0]
LCD1 パネルのデータバス幅を指定します。
表 10-86 LCD1 パネルのデータバス幅の選択
REG[4001h] のビット 1 ∼ 0
396
LCD1 パネルのデータバス幅
00
12 ビット
01
16 ビット
10
18 ビット
11
Reserved
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4002h] LCD1 Horizontal Total Register 0
Default = 00h
Read/Write
LCD1 全水平期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4003h] LCD1 Horizontal Total Register 1
Default = 00h
Read/Write
LCD1 全水平期間ビット 11 ∼ 8
n/a
7
6
REG[4003h] bits 3-0
REG[4002h] bits 7-0
0
5
4
3
2
1
0
LCD1 全水平期間ビット [11:0]
LCD1 の全水平期間をピクセルクロック周期数で指定します。全水平期間は、水
平表示期間と水平非表示期間の和です。タイミングの詳細については、89 ペー
ジの 7.6「パネルインタフェースのタイミング」を参照してください。
(REG[4003h] のビット 3 ∼ 0, REG[4002h] のビット 7 ∼ 0) ＝全水平期間− 1
REG[4004h] LCD1 Horizontal Display Period Register 0
Default = 00h
Read/Write
LCD1 水平表示期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4005h] LCD1 Horizontal Display Period Register 1
Default = 00h
Read/Write
LCD1 水平表示期間ビット 10 ∼ 8
n/a
7
REG[4005h] bits 2-0
REG[4004h] bits 7-0
6
5
0
4
3
2
1
0
LCD1 水平表示期間ビット [10:0]
LCD1 の水平表示期間を 2 画素単位で指定します。水平表示期間は全水平期間よ
り短くして十分な水平非表示期間を確保することが必要です。タイミングの詳細
については、89 ページの 7.6「パネルインタフェースのタイミング」を参照して
ください。
(REG[4005h] のビット 2 ∼ 0, REG[4004h] のビット 7 ∼ 0) ＝
( 水平表示期間÷ 2) − 1
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（Rev. 1.7）
EPSON
397
10. レジスタ
REG[4006h] LCD1 Horizontal Display Period Start Position Register 0
Default = 00h
Read/Write
LCD1 水平表示期間の開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4007h] LCD1 Horizontal Display Period Start Position Register 1
Default = 00h
6
REG[4007h] bits 3-0
REG[4006h] bits 7-0
Read/Write
LCD1 水平表示期間の開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD1 水平表示期間の開始位置ビット [11:0]
LCD1 の水平表示期間の開始位置をピクセルクロック周期数で指定します。タイ
ミングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
(REG[4007h] のビット 3 ∼ 0, REG[4006h] のビット 7 ∼ 0) ＝
水平表示期間の開始位置− 1
REG[4008h] LCD1 Horizontal Pulse Width Register 0
Default = 00h
Read/Write
LCD1 水平パルス幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4009h] LCD1 Horizontal Pulse Width Register 1
Default = 00h
LCD1 水平パルス
の極性選択
7
REG[4009h] bit 0
REG[4008h] bits 7-0
REG[4009h] bit 7
398
Read/Write
LCD1 水平パルス
幅ビット 8
n/a
6
5
4
0
3
2
1
0
LCD1 水平パルス幅ビット [8:0]
LCD1 の水平同期信号（HSYNC）のパルス幅をピクセルクロック周期数で指定
します。タイミングの詳細については、89 ページの 7.6「パネルインタフェース
のタイミング」を参照してください。
(REG[4009h] のビット 0, REG[4008h] のビット 7 ∼ 0) ＝水平パルス幅− 1
LCD1 水平パルスの極性選択
LCD1 の水平同期信号（HSYNC）の極性を指定します。
このビットが 0 のとき、水平同期信号（HSYNC）はアクティブ Low です（デ
フォルト）
。
このビットが 1 のとき、水平同期信号（HSYNC）はアクティブ High です。
EPSON
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（Rev. 1.7）
10. レジスタ
REG[400Ah] LCD1 Horizontal Pulse Start Position Register 0
Default = 00h
Read/Write
LCD1 水平パルスの開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[400Bh] LCD1 Horizontal Pulse Start Position Register 1
Default = 00h
6
REG[400Bh] bits 3-0
REG[400Ah] bits 7-0
Read/Write
LCD1 水平パルスの開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD1 水平パルスの開始位置ビット [11:0]
LCD1 の水平同期パルス（HSYNC）の開始位置をピクセルクロック周期数で指
定します。タイミングの詳細については、89 ページの 7.6「パネルインタフェー
スのタイミング」を参照してください。
(REG[400Bh] のビット 3 ∼ 0, REG[400Ah] のビット 7 ∼ 0) ＝
水平パルスの開始位置
REG[400Ch] LCD1 Vertical Total Register 0
Default = 00h
Read/Write
LCD1 全垂直期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[400Dh] LCD1 Vertical Total Register 1
Default = 00h
Read/Write
LCD1 全垂直期間ビット 11 ∼ 8
n/a
7
REG[400Dh] bits 3-0
REG[400Ch] bits 7-0
6
0
5
4
3
2
1
0
LCD1 全垂直期間ビット [11:0]
LCD1 の全垂直期間をライン数で指定します。全垂直期間は、垂直表示期間と垂
直非表示期間の和です。タイミングの詳細については、89 ページの 7.6「パネル
インタフェースのタイミング」を参照してください。
(REG[400Dh] のビット 3 ∼ 0, REG[400Ch] のビット 7 ∼ 0) ＝
全垂直期間のライン数− 1
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
399
10. レジスタ
REG[400Eh] LCD1 Vertical Display Period Register 0
Default = 00h
Read/Write
LCD1 垂直表示期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[400Fh] LCD1 Vertical Display Period Register 1
Default = 00h
Read/Write
LCD1 垂直表示期間ビット 11 ∼ 8
n/a
7
6
REG[400Fh] bits 3-0
REG[400Eh] bits 7-0
0
5
4
3
2
1
0
LCD1 垂直表示期間ビット [11:0]
LCD1 の垂直表示期間をライン数で指定します。垂直表示期間は全垂直期間より
短くして十分な垂直非表示期間を確保することが必要です。タイミングの詳細に
ついては、89 ページの 7.6「パネルインタフェースのタイミング」を参照してく
ださい。
(REG[400Fh] のビット 3 ∼ 0, REG[400Eh] のビット 7 ∼ 0) ＝
垂直表示期間のライン数− 1
REG[4010h] LCD1 Vertical Display Period Start Position Register 0
Default = 00h
Read/Write
LCD1 垂直表示期間の開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4011h] LCD1 Vertical Display Period Start Position Register 1
Default = 00h
6
REG[4011h] bits 3-0
REG[4010h] bits 7-0
Read/Write
LCD1 垂直表示期間の開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD1 垂直表示期間の開始位置ビット [11:0]
LCD1 の垂直表示期間の開始位置をライン数で指定します。タイミングの詳細に
ついては、89 ページの 7.6「パネルインタフェースのタイミング」を参照してく
ださい。
(REG[4011h] のビット 3 ∼ 0, REG[4010h] のビット 7 ∼ 0) ＝
垂直表示期間の開始位置のライン数
REG[4012h] LCD1 Vertical Pulse Width Register 1
Default = 00h
Read/Write
LCD1 垂直パルス幅ビット 4 ∼ 0
n/a
7
bits 4-0
400
6
5
4
3
2
1
0
LCD1 垂直パルス幅ビット [4:0]
LCD1 の垂直同期信号（VSYNC）のパルス幅をライン数で指定します。タイミ
ングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
REG[4012h] のビット 4 ∼ 0 ＝垂直パルス幅のライン数− 1
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4013h] LCD1 Vertical Pulse Polarity Register
Default = 00h
LCD1 垂直パルス
の極性選択
7
Read/Write
n/a
6
5
4
3
2
1
0
LCD1 垂直パルスの極性選択
LCD1 の垂直同期信号（HSYNC）の極性を指定します。
このビットが 0 のとき、垂直同期信号（VSYNC）はアクティブ Low です
（デフォルト）。
このビットが 1 のとき、垂直同期信号（VSYNC）はアクティブ High です。
bit 7
REG[4014h] LCD1 Vertical Pulse Start Position Register 0
Default = 00h
Read/Write
LCD1 垂直パルスの開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4015h] LCD1 Vertical Pulse Start Position Register 1
Default = 00h
Read/Write
LCD1 垂直パルスの開始位置ビット 11 ∼ 8
n/a
7
REG[4015h] bits 3-0
REG[4014h] bits 7-0
6
0
5
4
3
2
1
0
LCD1 垂直パルスの開始位置ビット [11:0]
LCD1 の垂直同期パルス（VSYNC）の開始位置をライン数で指定します。タイ
ミングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
(REG[4015h] のビット 3 ∼ 0, REG[4014h] のビット 7 ∼ 0) ＝
垂直パルスの開始位置のライン数
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
401
10. レジスタ
REG[4016h] LCD1 Serial Interface Configuration Register
Default = 00h
LCD1 のシリアルコマンドタイプビット 2 ∼ 0
7
bits 7-5
6
Read/Write
LCD1 のシリアル
コマンド方向
5
n/a
3
4
2
LCD1 の
シリアル
クロック位相
LCD1 のシリアル
クロック極性
1
0
LCD1 のシリアルコマンドタイプビット [2:0]
LCD1 のシリアルコマンドタイプを決定します。AC タイミングについては、96
ページの 7.6.2
「ND-TFD 8 ビットシリアルインタフェースのタイミング」、
98 ペー
ジの 7.6.3「ND-TFD 9 ビットシリアルインタフェースのタイミング」
、100 ペー
ジの 7.6.4「a-Si TFT シリアルインタフェースのタイミング」、101 ページの 7.6.5
「uWIRE シリアルインタフェースのタイミング」を参照してください。
表 10-87 LCD1 のシリアルコマンドタイプの選択
bit 4
REG[4016h] のビット 7 ∼ 5
シリアルコマンドタイプ
000
ND-TFD、4 ピンシリアル
（8 ビットのシリアルデータ）
001
ND-TFD、3 ピンシリアル
（9 ビットのシリアルデータ）
010
a-Si TFT シリアル
（8 ビットのシリアルデータ）
011
Reserved
100
µWire シリアル
（16 ビットのシリアルデータ）
101
24 ビットのシリアルデータ
110 ∼ 111
Reserved
LCD1 のシリアルコマンド方向
LCD1 のシリアルコマンドにおけるビットの方向を決定します。
このビットが 0 のときは MSB（最上位ビット）が先頭です（デフォルト）。
このビットが 1 のときは LSB（最下位ビット）が先頭です。
注
タイミングの詳細については、89 ページの 7.6「パネルインタフェースのタイ
ミング」および該当するシリアルインタフェースの説明を参照してください。
bit 1
LCD1 のシリアルクロック位相
LCD1 のシリアルクロックの位相を指定します。シリアルクロックの位相と極性
の設定については、403 ページの表 10-88「LCD1 のシリアルクロックにおける
位相と極性の選択」を参照してください。
注
タイミングの詳細については、89 ページの 7.6「パネルインタフェースのタイ
ミング」および該当するシリアルインタフェースの説明を参照してください。
402
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
LCD1 シリアルクロックの極性
LCD1 のシリアルクロックの極性を指定します。シリアルクロックの位相と極性
の設定について以下の表にまとめます。
bit 0
表 10-88 LCD1 のシリアルクロックにおける位相と極性の選択
REG[4016h] のビット 1 REG[4016h] のビット 0
0
1
有効データ
クロックのアイドル状態
0
シリアルクロックの立ち上がりエッジ
Low
1
シリアルクロックの立ち下がりエッジ
High
0
シリアルクロックの立ち下がりエッジ
Low
1
シリアルクロックの立ち上がりエッジ
High
注
タイミングの詳細については、89 ページの 7.6「パネルインタフェースのタイ
ミング」および該当するシリアルインタフェースの説明を参照してください。
REG[4017h] LCD1 Serial Interface Status Register
Default = 00h
LCD1 シリアルの
使用状態
7
Read Only
n/a
6
5
4
3
2
1
LCD1 シリアルの使用状態（読み出し専用）
LCD1 用シリアルインタフェースの使用状態を示します。シリアルコマンドない
しパラメータデータの発行中は、このビットが 1 になります。データ転送が完了
すると自動的にクリアされます。このビットが 1 のとき、ホストインタフェース
は LCD Serial Command/Parameter Register（REG[401Ch] ∼ REG[401Fh]）に書き
込みを行えません。
このビットが 0 のとき、LCD1 のシリアルインタフェースは空き状態です
（使用中ではありません）。
このビットが 1 のとき、LCD1 のシリアルインタフェースは使用中です。
bit 7
REG[4018h] LCD1 Interface Status Register
Default = 00h
Read Only
LCD1 の VNDP
ステータス
n/a
7
bit 0
0
6
5
4
3
2
1
0
LCD1 の VNDP ステータス（読み出し専用）
LCD1 のパネルが垂直表示期間（VDP）と垂直非表示期間（VNDP）のいずれに
あるかを示します。このビットを使用するには、LCD1 に対して設定した VNDP
が 1 ラインより大きいことが必要です。
このビットが 0 のとき、LCD1 のパネル出力は垂直表示期間にあります。
このビットが 1 のとき、LCD1 のパネル出力は垂直非表示期間にあります。
注
LCD1 出力が無効（REG[4060h] のビット 0 ＝ 0）または LCD1 のパワーセーブ
モードが有効（REG[40B0h] のビット 0 ＝ 1）のとき、このビットは設定され
ません。LCD インタフェースが無効またはパワーセーブモードが有効の場合、
このビットは無視してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
403
10. レジスタ
REG[4019h] LCD1 VSYNC Register
Default = 00h
LCD1 の VSYNC
割り込みのイネー
ブル
7
Read/Write
n/a
6
5
4
LCD1 の VSYNC
割り込みの状態
Reserved
3
2
n/a
1
0
bit 7
LCD1 の VSYNC 割り込みのイネーブル
LCD1 の VSYNC 割り込みが発生したときに REG[0A00h] のビット 0 において
LCD1 割り込みが発生するかどうかを制御します。
このビットが 0 のとき、LCD1 の VSYNC 割り込みステータスは割り込みコント
ローラに対して出力されません。
このビットが 1 のとき、LCD1 の VSYNC 割り込みステータスは割り込みコント
ローラに対して出力されます。
bit 3
LCD1 の VSYNC 割り込みの状態
LCD1 の VSYNC 割り込みの状態を示します。このビットは LCD1 の VSYNC 割
り込みマスクディセーブルビットによってマスクされ、REG[4019h] のビット 2
＝ 0 のときは意味をもちません。このビットが LCD1 の VSYNC 割り込みが発生
していることを示し、かつ LCD1 の VSYNC 割り込みのイネーブルビットが立っ
ている（REG[4019h] のビット 7 ＝ 1）とき、REG[0A00h] のビット 0 において
LCD1 の割り込みが発生します。
このビットが 0 のとき、LCD1 の VSYNC 割り込みは発生していません。
このビットが 1 のとき、LCD1 の VSYNC 割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込みます。
bit 2
404
Reserved
通常動作時は 1 に設定することが必要です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[401Ah] LCD1 VSYNC Interrupt Delay Register 0
Default = 00h
Read/Write
LCD1 の VSYNC 割り込み遅延ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[401Bh] LCD1 VSYNC Interrupt Delay Register 1
Default = 00h
Read/Write
LCD1 の VSYNC 割り込み遅延ビット 11 ∼ 8
n/a
7
6
REG[401Bh] bits 3-0
REG[401Ah] bits 7-0
0
5
4
3
2
1
0
LCD1 の VSYNC 割り込み遅延ビット [11:0]
フレームの開始からVSYNC割り込みのアサートまでの時間遅延をライン数で指
定します。割り込み遅延が LCD1 の全垂直期間（REG[400Ch] ∼ REG[400Dh] を
参照）より大きい場合、割り込みは発生しません。
REG[401Ch] LCD1 Serial Data Register 0
Default = 00h
Read/Write
LCD1 シリアルデータビット 7 ∼ 0
7
6
5
4
3
2
1
REG[401Dh] LCD1 Serial Data Register 1
Default = 00h
0
Read/Write
LCD1 シリアルデータビット 15 ∼ 8
7
6
5
4
3
2
1
REG[401Fh] LCD1 Serial Data Register 2
Default = 00h
0
Read/Write
LCD1 シリアルデータビット 23 ∼ 16
7
6
REG[401Fh] bits 7-0
REG[401Dh] bits 7-0
REG[401Ch] bits 7-0
5
4
3
2
1
0
LCD1 シリアルデータビット [23:0]
LCD1 のシリアルインタフェースのデータを指定します。REG[401Dh] への書き
込みが行われると、パネルモジュールに対してシリアルデータが発行されます。
表 10-89 LCD1 のシリアルデータ
レジスタ
24 ビットの
シリアルインタフェース
uWire シリアル
インタフェース
ND-TFD 用 8 ビットシリアルインタフェース、
ND-TFD 用 9 ビットシリアルインタフェース、
a-Si TFT シリアルインタフェース
REG[401Ch]
データビット 7 ∼ 0
データビット 7 ∼ 0
データビット 7 ∼ 0
REG[401Dh]
データビット 15 ∼ 8
ビット 0 は信号 A0 として出力されます。それは、LCD シ
データビット 15 ∼ 8 リアルデータビット 7 ∼ 0（REG[401Ch]）の内容がコマン
ドかパラメータかを決定するためにだけ使用されます。
REG[401Fh]
データビット 23 ∼ 16
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（Rev. 1.7）
n/a
n/a
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405
10. レジスタ
REG[4020h] LCD2 Horizontal Total Register 0
Default = 00h
Read/Write
LCD2 全水平期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4021h] LCD2 Horizontal Total Register 1
Default = 00h
Read/Write
LCD2 全水平期間ビット 11 ∼ 8
n/a
7
6
REG[4021h] bits 3-0
REG[4020h] bits 7-0
0
5
4
3
2
1
0
LCD2 全水平期間ビット [11:0]
LCD2 の全水平期間をピクセルクロック周期数で指定します。全水平期間は、水
平表示期間と水平非表示期間の和です。タイミングの詳細については、89 ペー
ジの 7.6「パネルインタフェースのタイミング」を参照してください。
(REG[4021h] のビット 3 ∼ 0, REG[4020h] のビット 7 ∼ 0) ＝全水平期間− 1
REG[4022h] LCD2 Horizontal Display Period Register 0
Default = 00h
Read/Write
LCD2 水平表示期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4023h] LCD2 Horizontal Display Period Register 1
Default = 00h
Read/Write
LCD2 水平表示期間ビット 10 ∼ 8
n/a
7
REG[4023h] bits 2-0
REG[4022h] bits 7-0
406
6
5
0
4
3
2
1
0
LCD2 水平表示期間ビット [10:0]
LCD2 の水平表示期間を 2 画素単位で指定します。水平表示期間は全水平期間よ
り短くして十分な水平非表示期間を確保することが必要です。タイミングの詳細
については、89 ページの 7.6「パネルインタフェースのタイミング」を参照して
ください。
(REG[4023h] のビット 2 ∼ 0, REG[4022h] のビット 7 ∼ 0) ＝
( 水平表示期間÷ 2) − 1
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4024h] LCD2 Horizontal Display Period Start Position Register 0
Default = 00h
Read/Write
LCD2 水平表示期間の開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4025h] LCD2 Horizontal Display Period Start Position Register 1
Default = 00h
6
REG[4025h] bits 3-0
REG[4024h] bits 7-0
Read/Write
LCD2 水平表示期間の開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD2 水平表示期間の開始位置ビット [11:0]
LCD2 の水平表示期間の開始位置をピクセルクロック周期数で指定します。タイ
ミングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
(REG[4025h] のビット 3 ∼ 0, REG[4024h] のビット 7 ∼ 0) ＝
水平表示期間の開始位置− 1
REG[4026h] LCD2 Horizontal Pulse Width Register 0
Default = 00h
Read/Write
LCD2 水平パルス幅ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4027h] LCD2 Horizontal Pulse Width Register 1
Default = 00h
LCD2 水平パルス
の極性選択
7
REG[4027h] bit 0
REG[4026h] bits 7-0
bit 7
Read/Write
LCD2 水平パルス
幅ビット 8
n/a
6
5
4
0
3
2
1
0
LCD2 水平パルス幅ビット [8:0]
LCD2 の水平同期信号（HSYNC）のパルス幅をピクセルクロック周期数で指定
します。タイミングの詳細については、89 ページの 7.6「パネルインタフェース
のタイミング」を参照してください。
(REG[4027h] のビット 0, REG[4026h] のビット 7 ∼ 0) ＝水平パルス幅− 1
LCD2 水平パルスの極性選択
LCD2 の水平同期信号（HSYNC）の極性を指定します。
このビットが 0 のとき、水平同期信号（HSYNC）はアクティブ Low です
（デフォルト）。
このビットが 1 のとき、水平同期信号（HSYNC）はアクティブ High です。
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（Rev. 1.7）
EPSON
407
10. レジスタ
REG[4028h] LCD2 Horizontal Pulse Start Position Register 0
Default = 00h
Read/Write
LCD2 水平パルスの開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4029h] LCD2 Horizontal Pulse Start Position Register 1
Default = 00h
6
REG[4029h] bits 3-0
REG[4028h] bits 7-0
Read/Write
LCD2 水平パルスの開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD2 水平パルスの開始位置ビット [11:0]
LCD2 の水平同期パルス（HSYNC）の開始位置をピクセルクロック周期数で指
定します。タイミングの詳細については、89 ページの 7.6「パネルインタフェー
スのタイミング」を参照してください。
(REG[4029h] のビット 3 ∼ 0, REG[4028h] のビット 7 ∼ 0) ＝
水平パルスの開始位置
REG[402Ah] LCD2 Vertical Total Register 0
Default = 00h
Read/Write
LCD2 全垂直期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[402Bh] LCD2 Vertical Total Register 1
Default = 00h
Read/Write
LCD2 全垂直期間ビット 11 ∼ 8
n/a
7
REG[402Bh] bits 3-0
REG[402Ah] bits 7-0
408
6
0
5
4
3
2
1
0
LCD2 全垂直期間ビット [11:0]
LCD2 の全垂直期間をライン数で指定します。全垂直期間は、垂直表示期間と垂
直非表示期間の和です。タイミングの詳細については、89 ページの 7.6「パネル
インタフェースのタイミング」を参照してください。
(REG[402Bh] のビット 3 ∼ 0, REG[402Ah] のビット 7 ∼ 0) ＝
全垂直期間のライン数− 1
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[402Ch] LCD2 Vertical Display Period Register 0
Default = 00h
Read/Write
LCD2 垂直表示期間ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[402Dh] LCD2 Vertical Display Period Register 1
Default = 00h
Read/Write
LCD2 垂直表示期間ビット 11 ∼ 8
n/a
7
6
REG[402Dh] bits 3-0
REG[402Ch] bits 7-0
0
5
4
3
2
1
0
LCD2 垂直表示期間ビット [11:0]
LCD2 の垂直表示期間をライン数で指定します。垂直表示期間は全垂直期間より
短くして十分な垂直非表示期間を確保することが必要です。タイミングの詳細に
ついては、89 ページの 7.6「パネルインタフェースのタイミング」を参照してく
ださい。
(REG[402Dh] のビット 3 ∼ 0, REG[402Ch] のビット 7 ∼ 0) ＝
垂直表示期間のライン数− 1
REG[402Eh] LCD2 Vertical Display Period Start Position Register 0
Default = 00h
Read/Write
LCD2 垂直表示期間の開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[402Fh] LCD2 Vertical Display Period Start Position Register 1
Default = 00h
REG[402Fh] bits 3-0
REG[402Eh] bits 7-0
6
Read/Write
LCD2 垂直表示期間の開始位置ビット 11 ∼ 8
n/a
7
0
5
4
3
2
1
0
LCD2 垂直表示期間の開始位置ビット [11:0]
LCD2 の垂直表示期間の開始位置をライン数で指定します。タイミングの詳細に
ついては、89 ページの 7.6「パネルインタフェースのタイミング」を参照してく
ださい。
(REG[402Fh] のビット 3 ∼ 0, REG[402Eh] のビット 7 ∼ 0) ＝
垂直表示期間の開始位置のライン数
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
409
10. レジスタ
REG[4030h] LCD2 Vertical Pulse Width Register
Default = 00h
Read/Write
LCD2 垂直パルス幅ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD2 垂直パルス幅ビット [7:0]
LCD2 の垂直同期信号（VSYNC）のパルス幅をライン数で指定します。タイミ
ングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
REG[4030h] のビット 7 ∼ 0 ＝垂直パルス幅のライン数− 1
bits 7-0
注
EID 社製ダブルスクリーンパネルでタイミングコントローラ（TCON）が有効
（REG[4000h] のビット 5 ∼ 4 ＝ 01 かつ REG[4040h] のビット 0 ＝ 1）のとき、
これらのビットは 01h に設定してください。
REG[4031h] LCD2 Vertical Pulse Polarity Register
Default = 00h
LCD2 垂直パルス
の極性選択
7
Read/Write
n/a
6
5
4
3
2
1
0
LCD2 垂直パルスの極性選択
LCD2 の垂直同期信号（VSYNC）の極性を指定します。
このビットが 0 のとき、垂直同期信号（VSYNC）はアクティブ Low です
（デフォルト）。
このビットが 1 のとき、垂直同期信号（VSYNC）はアクティブ High です。
bit 7
REG[4032h] LCD2 Vertical Pulse Start Position Register 0
Default = 00h
Read/Write
LCD2 垂直パルスの開始位置ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4033h] LCD2 Vertical Pulse Start Position Register 1
Default = 00h
Read/Write
LCD2 垂直パルスの開始位置ビット 11 ∼ 8
n/a
7
REG[4033h] bits 3-0
REG[4032h] bits 7-0
410
6
0
5
4
3
2
1
0
LCD2 垂直パルスの開始位置ビット [11:0]
LCD2 の垂直同期パルス（VSYNC）の開始位置をライン数で指定します。タイ
ミングの詳細については、89 ページの 7.6「パネルインタフェースのタイミング」
を参照してください。
(REG[4033h] のビット 3 ∼ 0, REG[4032h] のビット 7 ∼ 0) ＝
垂直パルスの開始位置のライン数
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4034h] LCD2 Serial Interface Configuration Register
Default = 00h
LCD2 のシリアルコマンドタイプビット 2 ∼ 0
7
bits 7-5
6
Read/Write
LCD2 のシリアル
コマンド方向
5
4
n/a
3
2
LCD2 のシリアル
クロック位相
LCD2 のシリアル
クロック極性
1
0
LCD2 のシリアルコマンドタイプビット [2:0]
LCD2 のシリアルコマンドタイプを決定します。AC タイミングについては、96
ページの 7.6.2
「ND-TFD 8 ビットシリアルインタフェースのタイミング」、
98 ペー
ジの 7.6.3「ND-TFD 9 ビットシリアルインタフェースのタイミング」
、100 ペー
ジの 7.6.4「a-Si TFT シリアルインタフェースのタイミング」、101 ページの 7.6.5
「uWIRE シリアルインタフェースのタイミング」を参照してください。
表 10-90 LCD2 のシリアルコマンドタイプの選択
bit 4
REG[4034h] のビット 7 ∼ 5
シリアルコマンドタイプの選択
000
ND-TFD、4 ピンシリアル
（8 ビットのシリアルデータ）
001
ND-TFD、3 ピンシリアル
（9 ビットのシリアルデータ）
010
a-Si TFT シリアル
（8 ビットのシリアルデータ）
011
Reserved
100
µWire シリアル
（16 ビットのシリアルデータ）
101
24 ビットのシリアルデータ
110 ∼ 111
Reserved
LCD2 のシリアルコマンド方向
LCD2 のシリアルコマンドにおけるビットの方向を決定します。
このビットが 0 のときは MSB（最上位ビット）が先頭です（デフォルト）。
このビットが 1 のときは LSB（最下位ビット）が先頭です。
注
タイミングの詳細については、89 ページの 7.6「パネルインタフェースのタイ
ミング」および該当するシリアルインタフェースの説明を参照してください。
bit 1
LCD2 のシリアルクロック位相
LCD2 のシリアルクロックの位相を指定します。シリアルクロックの位相と極性
の設定については、412 ページの表 10-91「LCD2 のシリアルクロックにおける
位相と極性」を参照してください。
注
タイミングの詳細については、89 ページの 7.6「パネルインタフェースのタイ
ミング」および該当するシリアルインタフェースの説明を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
411
10. レジスタ
LCD2 シリアルクロックの極性
LCD2 のシリアルクロックの極性を指定します。シリアルクロックの位相と極性
の設定については、412 ページの表 10-91「LCD2 のシリアルクロックにおける
位相と極性」を参照してください。
bit 0
表 10-91 LCD2 のシリアルクロックにおける位相と極性
REG[4034h] の
ビット 1
REG[4034h] の
ビット 0
有効データ
クロックのアイドル状態
0
シリアルクロックの立ち上がりエッジ
Low
1
シリアルクロックの立ち下がりエッジ
High
0
シリアルクロックの立ち下がりエッジ
Low
1
シリアルクロックの立ち上がりエッジ
High
0
1
REG[4035h] LCD2 Serial Interface Status Register
Default = 00h
LCD2 シリアルの
使用状態
7
Read Only
n/a
6
5
4
3
2
1
LCD2 シリアルの使用状態
LCD2 用シリアルインタフェースの使用状態を示します。シリアルコマンドない
しパラメータデータの発行中は、このビットが 1 になります。データ転送が完了
すると自動的にクリアされます。このビットが 1 のとき、ホストインタフェース
は LCD Serial Command/Parameter Register（REG[403Ah] ∼ REG[403Dh]）に書き
込みを行えません。
このビットが 0 のとき、LCD2 のシリアルインタフェースは空き状態です
（使用中ではありません）。
このビットが 1 のとき、LCD2 のシリアルインタフェースは使用中です。
bit 7
REG[4036h] LCD2 Interface Status Register
Default = 00h
Read Only
LCD2 の VNDP
ステータス
n/a
7
bit 0
0
6
5
4
3
2
1
0
LCD2 の VNDP ステータス（読み出し専用）
LCD2 のパネルが垂直表示期間（VDP）と垂直非表示期間（VNDP）のいずれに
あるかを示します。このビットを使用するには、LCD2 に対して設定した VNDP
が 1 ラインより大きいことが必要です。
このビットが 0 のとき、LCD2 のパネル出力は垂直表示期間にあります。
このビットが 1 のとき、LCD2 のパネル出力は垂直非表示期間にあります。
注
LCD2 出力が無効（REG[4070h] のビット 0 ＝ 0）または LCD2 のパワーセーブ
モードが有効（REG[40B1h] のビット 0 ＝ 1）のとき、このビットは設定され
ません。LCD インタフェースが無効またはパワーセーブモードが有効の場合、
このビットは無視してください。
412
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4037h] LCD2 VSYNC Register
Default = 00h
LCD2 の VSYNC
割り込みのイネー
ブル
7
Read/Write
n/a
6
5
4
LCD2 の VSYNC
割り込み
ステータス
Reserved
3
2
n/a
1
0
bit 7
LCD2 の VSYNC 割り込みのイネーブル
LCD2 の VSYNC 割り込みが発生したときに REG[0A00h] のビット 1 において
LCD2 割り込みが発生するかどうかを制御します。
このビットが 0 のとき、LCD2 の VSYNC 割り込みステータスは割り込みコント
ローラに対して出力されません。
このビットが 1 のとき、LCD2 の VSYNC 割り込みステータスは割り込みコント
ローラに対して出力されます。
bit 3
LCD2 の VSYNC 割り込みステータス
LCD2 の VSYNC 割り込みの状態を示します。このビットは LCD2 の VSYNC 割
り込みマスクディセーブルビットによってマスクされ、REG[4037h] のビット 2
＝ 0 のときは意味をもちません。このビットが LCD2 の VSYNC 割り込みが発生
していることを示し、かつ LCD2 の VSYNC 割り込みのイネーブルビットが立っ
ている（REG[4037h] のビット 7 ＝ 1）とき、REG[0A00h] のビット 1 において
LCD2 の割り込みが発生します。
このビットが 0 のとき、LCD2 の VSYNC 割り込みは発生していません。
このビットが 1 のとき、LCD2 の VSYNC 割り込みが発生しています。
このステータスビットをクリアするには、このビットに 1 を書き込みます。
bit 2
Reserved
通常動作時は 1 に設定することが必要です。
REG[4038h] LCD2 VSYNC Interrupt Delay Register 0
Default = 00h
Read/Write
LCD2 の VSYNC 割り込み遅延ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4039h] LCD2 VSYNC Interrupt Delay Register 1
Default = 00h
Read/Write
LCD2 の VSYNC 割り込み遅延ビット 11 ∼ 8
n/a
7
REG[4039h] bits 3-0
REG[4038h] bits 7-0
6
0
5
4
3
2
1
0
LCD2 の VSYNC 割り込み遅延ビット [11:0]
フレームの開始からVSYNC割り込みのアサートまでの時間遅延をライン数で指
定します。割り込み遅延が LCD2 の全垂直期間（REG[402Ah] ∼ REG[402Bh] を
参照）より大きい場合、割り込みは発生しません。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
413
10. レジスタ
REG[403Ah] LCD2 Serial Data Register 0
Default = 00h
Read/Write
LCD2 シリアルデータビット 7 ∼ 0
7
6
5
4
3
2
1
REG[403Bh] LCD2 Serial Data Register 1
Default = 00h
0
Read/Write
LCD2 シリアルデータビット 15 ∼ 8
7
6
5
4
3
2
1
REG[403Dh] LCD2 Serial Data Register 2
Default = 00h
0
Read/Write
LCD2 シリアルデータビット 23 ∼ 16
7
6
REG[403Dh] bits 7-0
REG[403Bh] bits 7-0
REG[403Ah] bits 7-0
5
4
3
2
1
0
LCD2 シリアルデータビット [23:0]
LCD2 のシリアルインタフェースのデータを指定します。REG[403Bh] への書き
込みが行われると、パネルモジュールに対してシリアルデータが発行されます。
表 10-92 LCD2 のシリアルデータ
レジスタ
24 ビットの
シリアル
インタフェース
uWire シリアル
インタフェース
ND-TFD 用 8 ビットシリアルインタフェース、
ND-TFD 用 9 ビットシリアルインタフェース、
a-Si TFT シリアルインタフェース
REG[403Ah]
データビット 7 ∼ 0
データビット 7 ∼ 0
データビット 7 ∼ 0
REG[403Bh]
データビット 15 ∼ 8
ビット 0 は信号 A0 として出力されます。それは、LCD シリ
データビット 15 ∼ 8 アルデータビット 7 ∼ 0（REG[401Ch]）の内容がコマンド
かパラメータかを決定するためにだけ使用されます。
REG[403Dh]
データビット 23 ∼ 16
414
n/a
n/a
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4040h] EID Double Screen Panel Configuration Register 0
Default = 00h
n/a
7
Reserved
6
5
4
Read/Write
ダブル
スクリーン
パネルの
タイミング
コントローラ
イネーブル
n/a
3
2
1
0
bit 4
Reserved
このビットは 0 に設定してください。
bit 0
ダブルスクリーンパネルのタイミングコントローライネーブル
EID 社製ダブルスクリーンパネルに対する S1D13515/S2D13515 の内部タイミン
グコントローラ（TCON）を制御します。EID 社製ダブルスクリーンパネルがタ
イミング制御された回路を内蔵する場合、このビットは 0（無効）に設定します。
このビットが 0 のとき、タイミングコントローラは無効です。
このビットが 1 のとき、タイミングコントローラは有効です。
注
LCD2 が EID 社製ダブルスクリーンで TCON が無効の場合、FP2IO[23:18] は L
固定になります。
REG[4041h] EID Double Screen Panel Configuration Register 1
Default = 10h
ダブル
スクリーン
パネルの
入力極性
n/a
7
bit 4
bit 0
6
5
4
Read/Write
n/a
3
2
Reserved
1
0
ダブルスクリーンパネルの入力極性
EID 社製ダブルスクリーンパネルのタイミングコントローラ（TCON）に対する
HSYNC 信号と VSYNC 信号のアクティブ極性を制御します。
このビットが 0 のとき、HSYNC と VSYNC の入力極性はアクティブ Low です。
このビットが 1 のとき、HSYNC と VSYNC の入力極性はアクティブ High です
（デフォルト）。
Reserved
このビットは 0 に設定してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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415
10. レジスタ
REG[4042h] EID Double Screen Panel REV Signal Register 0
Default = 11h
VREVOUT の設定
7
n/a
6
5
Read/Write
VREVOUT の
極性
HREVOUT の
設定
4
3
HREVOUT の
極性
n/a
2
1
0
VREVOUT の設定
EID 社製ダブルスクリーンパネルの VREVOUT 信号（FP2IO22 端子）が H 固定
か L 固定かを決定します。同時に、FP2IO25 端子の出力が FLMF 信号か FLMB
信号かも決定します。
このビットが 0 のとき、VREVOUT 信号は H 固定、かつ FP2IO25 端子には FLMF
信号が出力されます。
このビットが 1 のとき、VREVOUT 信号は L 固定、かつ FP2IO25 端子には FLMB
信号が出力されます。
bit 7
VREVOUT の出力状態は、VREVOUT の極性ビット（REG[4042h] のビット 4）に
よって変わります。可能な設定を以下の表にまとめます。
表 10-93 VREVOUT と FLMF/FLMB の設定一覧
REG[4042h] のビット 7
（VREVOUT の設定）
0
1
bit 4
416
REG[4042h] のビット 4
（VREVOUT の極性）
VREVOUT (FP2IO22)
FLMF/FLMB (FP2IO25)
0
High
FLMF（アクティブ High）
1
Low
FLMF（アクティブ High）
0
Low
FLMB（アクティブ High）
1
High
FLMB（アクティブ High）
VREVOUT の極性
EID 社製ダブルスクリーンパネルの VREVOUT 信号出力（FP2IO22 端子）の極
性を指定します。
可能な組み合わせについては、416 ページの表 10-93「VREVOUT
と FLMF/FLMB の設定一覧」を参照してください。
このビットが 0 のとき、VREVOUT 信号はノーマルです。
このビットが 1 のとき、VREVOUT 信号は反転されます（デフォルト）
。
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（Rev. 1.7）
10. レジスタ
HREVOUT の設定
EID 社製ダブルスクリーンパネルの HREVOUT 信号（FP2IO23 端子）が H 固定
か L 固定かを決定します。同時に、FP2IO24 端子の出力が EISF 信号か EISB 信
号かも決定します。
このビットが 0 のとき、HREVOUT 信号は H 固定、かつ FP2IO24 端子には EISF
信号が出力されます。
このビットが 1 のとき、HREVOUT 信号は L 固定、かつ FP2IO24 端子には EISB
信号が出力されます。
bit 3
HREVOUT の出力状態は、HREVOUT の極性ビット（REG[4042h] のビット 0）に
よって変わります。可能な設定を以下の表にまとめます。
表 10-94 HREVOUT と EISF/EISB の設定一覧
REG[4042h] のビット 3
（HREVOUT の設定）
0
1
bit 0
REG[4042h] のビット 0
（HREVOUT の極性）
HREVOUT (FP2IO23)
EISF/EISB (FP2IO24)
0
High
EISF（アクティブ High）
1
Low
EISF（アクティブ High）
0
Low
EISB（アクティブ High）
1
High
EISB（アクティブ High）
HREVOUT の極性
EID 社製ダブルスクリーンパネルの HREVOUT 信号出力（FP2IO23 端子）の極
性を指定します。
可能な組み合わせについては、417 ページの表 10-94「HREVOUT
と EISF/EISB の設定一覧」を参照してください。
このビットが 0 のとき、HREVOUT 信号はノーマルです。
このビットが 1 のとき、HREVOUT 信号は反転されます（デフォルト）
。
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（Rev. 1.7）
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417
10. レジスタ
REG[4043h] EID Double Screen Panel REV Signal Register 1
Default = 00h
n/a
7
Read/Write
データトグル数
の低減
6
5
4
HREVOUT
データ選択
n/a
3
2
1
0
bit 4
データトグル数の低減
EID 社製ダブルスクリーンパネルに対して低 EMI モードを選択します。低 EMI
モードは、DEXR 信号（FP1IO14 端子）を用いて RGB データのトグル数を減ら
すことによって実現します。
このビットが 0 のとき、通常の RGB データトグルが選択されます。
このビットが 1 のとき、低減された RGB データトグルが選択されます（低 EMI
モード）
。
bit 0
HREVOUT データ選択
このビットは HREVOUT の設定ビット（REG[4042h] のビット 3）とともに用い
られ、EID 社製ダブルスクリーンパネルに対する RGB データの方向を決定しま
す。
表 10-95 HREVOUT データの選択
REG[4043h] のビット 0
0
1
418
REG[4042h] のビット 3
RGB データの方向
0
RGB データは通常どおりに出力されます
1
RGB データは通常どおりに出力されます
0
R 成分と B 成分が入れ替わります
1
RGB データは通常どおりに出力されます
EPSON
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（Rev. 1.7）
10. レジスタ
REG[4044h] EID Double Screen Panel Data Out Mode Register
Default = 00h
帰線マスクビット 1 ∼ 0
n/a
7
bits 5-4
6
5
4
Read/Write
データ極性
n/a
3
2
1
0
帰線マスクビット [1:0]
EID 社製ダブルスクリーンパネルのブランキング期間（非表示期間）中における
マスクデータを選択します。
表 10-96 帰線マスクの選択
bit 0
REG[4044h] のビット 5 ∼ 4
帰線マスクの選択
00 ∼ 01
黒（00h）
10
白（3Fh）
11
グレー（1Fh）
データ極性
EID 社製ダブルスクリーンパネルのデータ極性を指定します。
このビットが 0 のとき、データ極性はノーマルです。
このビットが 1 のとき、トッド反転が有効です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
419
10. レジスタ
データ極性ビット＝
Data Porarity bit = LL
POLGMA
DEXR
ORD5, OGD5,
OBD
ORD4,OGD4,
OBD
ORD3,OGD3,
OBD
ORD2,OGD2,
OBD
ORD1,OGD1,
OBD
ORD0,OGD0,
OBD
データ極性ビット＝
Data Porarity bit = H
POLGMA
H のときに反転データが出力されます
When ＝
POLGMA=H
,inverted data is output
POLGMA
DEXR
ORD5, OGD5,
ORD4,OGD4,
ORD3,OGD3,
ORD2,OGD2,
ORD1,OGD1,
ORD0,OGD0,
420
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4046h] EID Double Screen Panel OE Signal Register 0
Default = 00h
Read/Write
OE 信号の Low 幅ビット 7 ∼ 0
7
6
5
4
3
2
1
OE 信号の Low 幅ビット [7:0]
これらのビットの意味は、特殊駆動モードビット（REG[4049h] のビット 0）の
設定によって異なります。
特殊駆動モードが無効（REG[4049h] のビット 0 ＝ 0）のとき、EID 社製ダブル
スクリーンパネルに対する OE Low 幅（FP1IO18 端子）の設定を行います。これ
は OE 信号の立ち上がりエッジから STRB 信号の立ち上がりエッジまでの間隔で
す（0 ∼ 255 クロック）。
特殊駆動モードが有効（REG[4049h] のビット 0 ＝ 1）のとき、CPV Low 期間幅
の設定を行います。これはその立ち上がりエッジから STRB 信号の立ち上がり
エッジまでの間隔です（1 ∼ 256 クロック）。
bits 7-0
REG[4047h] EID Double Screen Panel OE Signal Register 1
Default = 00h
OE 信号の反転
7
bit 7
0
Read/Write
n/a
6
5
4
3
2
1
0
OE 信号の反転
このビットは特殊駆動モードビット（REG[4049h] のビット 0）とともに用いら
れ、EID 社製ダブルスクリーンパネルに対する OE 信号（FP1IO18 端子）のアク
ティブ極性を制御します。
表 10-97 OE 信号の設定
REG[4047h] のビット 7
REG[4049h] のビット 0
OE 信号の設定
0
アクティブ Low
1
L 固定
0
アクティブ High
1
H 固定
0
1
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
421
10. レジスタ
REG[4048h] EID Double Screen Panel Drive Mode Register 0
Default = 00h
Read/Write
パネル駆動極性モードビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
パネル駆動極性モードビット [1:0]
EID 社製ダブルスクリーンパネルの駆動（電圧）極性を指定します。
bits 1-0
表 10-98 駆動極性モードの選択
REG[4048h] のビット 1 ∼ 0
駆動極性の選択
00
1H の反転
01
0.5H の反転
10
1V の反転
11
2H の反転
REG[4049h] EID Double Screen Panel Drive Mode Register 1
Default = 00h
Read/Write
特殊駆動モード
n/a
7
bit 0
422
6
5
4
3
2
1
0
特殊駆動モード
EID 社製ダブルスクリーンパネルの駆動モードを選択します。
このビットが 0 のとき、通常駆動モードが選択されます。
このビットが 1 のとき、特殊駆動モードが選択されます。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[404Ah] EID Double Screen Panel POLGMA Timing Register
Default = 00h
Read/Write
0.5H 駆動時の POLGMA 信号トグル位置ビット 7 ∼ 0
7
6
5
4
3
2
1
0
0.5H 駆動時の POLGMA 信号トグル位置ビット [7:0]
これらのビットは 0.5H 反転（REG[4048h] のビット 1 ∼ 0 ＝ 01）のケースでの
み有効です。P
OLGMA 信号のトグル位置を± 0 ∼ 127 クロックの範囲で変更することができま
す。
ビット7 は符号
（方向）ビットで、
ビット6∼0 が位置を決めるクロック数です。
bits 7-0
REG[404Ch] は予約レジスタです
このレジスタは予約レジスタのため、書き込みはできません。
REG[404Eh] EID Double Screen Panel Backlight LED Control Register 0
Default = 00h
Read/Write
デューティ制御ビット 7 ∼ 0
7
6
5
4
3
2
1
0
デューティ制御ビット [7:0]
EID 社製ダブルスクリーンパネルに用いるバックライト LED のデューティサイ
クルを制御します。
bits 7-0
REG[404Fh] EID Double Screen Panel Backlight LED Control Register 1
Default = 00h
Read/Write
周波数制御ビット 7 ∼ 0
7
6
5
4
3
2
1
周波数制御ビット [7:0]
EID 社製ダブルスクリーンパネルに用いるバックライト LED の周波数を制御し
ます。
bits 7-0
REG[4050h] Sharp DualView Panel Mirror Mode Register
Default = 00h
Read/Write
スキャン方向
n/a
7
0
6
5
4
3
2
1
0
スキャン方向
シャープ社製 DualView パネルにおけるスキャン方向を制御します。
このビットが 0 のとき、FP2IO21 端子において SPL が出力されます。
このビットが 1 のとき、FP2IO20 端子において SPR が出力されます。
bit 0
REG[4052h] Sharp DualView Panel CLS Pulse Width Register 0
Default = 00h
Read/Write
CLS パルス幅ビット 7 ∼ 0
7
6
5
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
4
EPSON
3
2
1
0
423
10. レジスタ
REG[4053h] Sharp DualView Panel CLS Pulse Width Register 1
Default = 00h
Read/Write
CLS パルス幅ビット 10 ∼ 8
n/a
7
6
REG[4053h] bits 2-0
REG[4052h] bits 7-0
5
4
3
2
1
シャープ社製 DualView パネルの CLS パルス幅ビット [10:0]
シャープ社製 DualView パネルにおける CLS パルス幅をピクセルクロック周期数
で指定します。
CLS パルス幅＝ REG[4053h] のビット 2 ∼ 0, REG[4052h] のビット 7 ∼ 0
REG[4054h] Sharp DualView Panel VCOM Toggle Point Register
Default = 00h
Read/Write
VCOM トグル位置制御ビット 6 ∼ 0
n/a
7
0
6
5
4
3
2
1
0
シャープ社製 DualView パネルの VCOM トグル位置制御ビット [6:0]
シャープ社製 DualView パネルにおける VCOM/VCOMB トグル位置をピクセルク
ロック周期数で指定します。
VCOM/VCOMB トグル位置＝ REG[4054h] のビット 6 ∼ 0
bits 6-0
REG[4056h] Sharp DualView Panel LS Delay Register
Default = 00h
Read/Write
LS 遅延ビット 7 ∼ 0
7
bits 7-0
424
6
5
4
3
2
1
0
シャープ社製 DualView パネルの LS 遅延ビット [7:0]
シャープ社製 DualView パネルにおける LS（水平パルス）の開始位置をピクセル
クロック周期数で指定します。
LS 遅延＝ REG[4056h] のビット 7 ∼ 0
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4060h] LCD1 Display Mode Register 0
Default = 00h
LCD1 のソフト
ウェアリセット
LCD1 の
ディスプレイ消去
LCD1 のビデオ
反転
7
6
5
Read/Write
n/a
4
3
LCD1 の出力
ステータス
n/a
LCD1 の出力
イネーブル
2
1
0
bit 7
LCD1 のソフトウェアリセット
LCD1 モジュールに対してソフトウェアリセットを実行します。このとき、LCD1
とCH1INに関係するすべてのレジスタが各デフォルト値にリセットされるほか、
CH1IN の表示パイプがリセットされ、すべての LCD1 端子がリセット状態に設
定されます。
このビットに 0 を書き込んでもハードウェアには何の影響もありません。
このビットに 1 を書き込むと、LCD1 モジュールにソフトウェアリセットがかか
ります。
bit 6
LCD1 のディスプレイ消去
すべての表示データ出力を Low（または High）に固定することによって LCD1
ディスプレイを空白化します。表示制御信号はすべて不変のまま維持されます。
このビットが 0 のとき、LCD1 ディスプレイは有効です。
このビットが 1 のとき、LCD1 ディスプレイは空白化され、すべてのデータ出力
が Low または High に固定されます。いずれになるかは LCD1 のビデオ反転ビッ
ト（REG[4060h] のビット 5）の設定によって決まります。
表 10-99 LCD1 のデータ出力の選択
REG[4060h] のビット 6
REG[4060h] のビット 5
LCD1 のデータ出力
0
ノーマル
1
反転
0
L 固定
1
H 固定
0
1
bit 5
LCD1 のビデオ反転
LCD1 の表示データ出力が反転されるか不変（ノーマル）かを決定します。この
ビットは、ディスプレイが有効なときも空白化されるときもともに有効です
（REG[4060h] のビット 6 を参照）
。
このビットが 0 のとき、LCD1 の表示データは不変（ノーマル）です。
このビットが 1 のとき、LCD1 の表示データは反転されます。
bit 2
LCD1 の出力ステータス
S1D13515/S2D13515 が LCD1 インタフェースに対して出力を行っているかどう
かを示します。
このビットが 0 のとき、LCD1 出力は非アクティブです。
このビットが 1 のとき、LCD1 出力はアクティブです。
注
LCD1 のパワーセーブモードが有効（REG[40B0h] のビット 0 ＝ 1）のとき、
REG[4060h] のビット 2 は無効であるため無視してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
425
10. レジスタ
LCD1 の出力イネーブル
LCD1 の制御信号および表示データが LCD1 インタフェースにおいて出力される
かどうかを示します。
このビットが 0 のとき、LCD1 出力は無効です。
このビットが 1 のとき、LCD1 出力は有効です。
bit 0
REG[4062h] LCD1 Display Mode Register 1
Default = 00h
Read/Write
n/a
7
Reserved
6
5
4
3
CH1IN のピクセルフォーマットビット 2 ∼ 0
2
1
0
bit 3
Reserved
このビットは 0 に設定してください。
bits 2-0
CH1IN のピクセルフォーマットビット [2:0]
CH1IN の色深度を bpp（bit per pixel）値で指定します。CH1IN の色深度は、入力
ソースの設定（CH1OUT、画像フェッチャ、ワープロジックのいずれか）に合わ
せて設定することが必要です。
表 10-100 CH1IN のピクセルフォーマットの選択
REG[4062h] のビット 2 ∼ 0
CH1IN のピクセルフォーマット
000
RGB 3:3:2
001
RGB 5:6:5
010
RGB 8:8:8
011 ∼ 111
Reserved
REG[4064h] CH1IN FIFO Threshold Register
Default = 7Fh
Read/Write
CH1IN FIFO しきい値ビット 6 ∼ 0
n/a
7
6
5
4
3
2
1
CH1IN FIFO しきい値ビット [6:0]
CH1IN FIFO のしきい値を指定します。CH1IN の FIFO における読み出しポイン
タと書き込みポインタの差がこの指定値より小さいときに、メモリ読み出し要求
が生成されます。
bits 6-0
REG[4065h] CH1IN FIFO Empty Status Register
Default = 00h
CH1IN FIFO の
空き状態
7
bit 7
0
Read/Write
n/a
6
5
4
3
2
1
0
CH1IN FIFO の空き状態
CH1IN FIFO の空き状態を示します。CH1IN FIFO のアンダーフローが発生した
ときに CH1IN FIFO は空き状態になります。
このビットが 0 のとき、CH1IN FIFO は空き状態ではありません。
このビットが 1 のとき、CH1IN FIFO は空き状態です。
このステータスビットをクリアするには、このビットに 1 を書き込みます。
426
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4070h] LCD2 Display Mode Register 0
Default = 00h
LCD2 のソフト
ウェアリセット
LCD2 の
ディスプレイ消去
LCD2 のビデオ
反転
7
6
5
Read/Write
n/a
4
3
LCD2 の出力
ステータス
n/a
LCD2 の出力
イネーブル
2
1
0
bit 7
LCD2 のソフトウェアリセット
LCD2 モジュールに対してソフトウェアリセットを実行します。このとき、LCD2
と CH2IN/OSDIN に関係するすべてのレジスタが各デフォルト値にリセットされ
るほか、CH2IN/OSDIN の表示パイプがリセットされ、すべての LCD2 端子がリ
セット状態に設定されます。
このビットに 0 を書き込んでもハードウェアには何の影響もありません。
このビットに 1 を書き込むと、LCD2 モジュールにソフトウェアリセットがかか
ります。
bit 6
LCD2 のディスプレイ消去
すべての表示データ出力を Low（または High）に固定することによって LCD2
ディスプレイを空白化します。表示制御信号はすべて不変のまま維持されます。
このビットが 0 のとき、LCD2 ディスプレイは有効です。
このビットが 1 のとき、LCD2 ディスプレイは空白化され、すべてのデータ出力
が Low または High に固定されます。いずれになるかは LCD2 のビデオ反転ビッ
ト（REG[4070h] のビット 5）の設定によって決まります。
表 10-101 LCD2 のデータ出力の選択
REG[4070h] のビット 6
REG[4070h] のビット 5
LCD2 のデータ出力
0
ノーマル
1
反転
0
L 固定
1
H 固定
0
1
bit 5
LCD2 のビデオ反転
LCD2 の表示データ出力が反転されるか不変（ノーマル）かを決定します。この
ビットは、ディスプレイが有効なときも空白化されるときもともに有効です
（REG[4070h] のビット 6 を参照）
。
このビットが 0 のとき、LCD2 の表示データは不変（ノーマル）です。
このビットが 1 のとき、LCD2 の表示データは反転されます。
bit 2
LCD2 の出力ステータス
S1D13515/S2D13515 が LCD2 インタフェースに対して出力を行っているかどう
かを示します。
このビットが 0 のとき、LCD2 出力は非アクティブです。
このビットが 1 のとき、LCD2 出力はアクティブです。
注
LCD2 のパワーセーブモードが有効（REG[40B1h] のビット 0 ＝ 1）のとき、
REG[4070h] のビット 2 は無効であるため無視してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
427
10. レジスタ
LCD2 の出力イネーブル
LCD2 の制御信号および表示データが LCD2 インタフェースにおいて出力される
かどうかを示します。
このビットが 0 のとき、LCD2 出力は無効です。
このビットが 1 のとき、LCD2 出力は有効です。
bit 0
REG[4072h] LCD2 Display Mode Register 1
Default = 00h
Read/Write
n/a
7
Reserved
6
5
4
3
CH2IN のピクセルフォーマットビット 2 ∼ 0
2
1
0
bit 3
Reserved
このビットは 0 に設定してください。
bits 2-0
CH2IN のピクセルフォーマットビット [2:0]
CH2IN の色深度を bpp（bit per pixel）値で指定します。CH2IN の色深度は、入力
ソースの設定（CH2OUT か CH1OUT か）に合わせて設定することが必要です。
表 10-102 CH2IN のピクセルフォーマットの選択
428
REG[4072h] のビット 2 ∼ 0
CH2IN のピクセルフォーマット
000
RGB 3:3:2
001
RGB 5:6:5
010
RGB 8:8:8
011 ∼ 111
Reserved
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4073h] LCD2 Display Mode Register 2
Default = 00h
Reserved
7
Read/Write
EID ダブルスクリーンモード
ビット 1 ∼ 0
6
5
Reserved
4
3
OSD のピクセルフォーマットビット 2 ∼ 0
2
1
0
bits 7-6
Reserved
これらのビットのデフォルト値は 00 です。
bits 5-4
EID ダブルスクリーンモードビット [1:0]
EID 社製ダブルスクリーンパネルに対するダブルスクリーンモードを指定しま
す。
表 10-103 EID ダブルスクリーンモードの選択
EID ダブルスクリーンモード
REG[4073h] のビット 5 ∼ 4
左
右
00
CH2IN
CH2IN
01
OSDIN
OSDIN
10
OSDIN
CH2IN
11
CH2IN
OSDIN
bit 3
Reserved
このビットは 0 に設定してください。
bits 2-0
OSDIN のピクセルフォーマットビット [2:0]
OSDIN の色深度を bpp（bit per pixel）値で指定します。OSDIN の色深度は、入
力ソースの設定（OSDOUT か CH1OUT か）に合わせて設定することが必要です。
表 10-104 OSDIN のピクセルフォーマットの選択
REG[4073h] のビット 2 ∼ 0
OSDIN のピクセルフォーマット
000
RGB 3:3:2
001
RGB 5:6:5
010
RGB 8:8:8
011 ∼ 111
Reserved
REG[4074h] CH2IN FIFO Threshold Register
Default = 7Fh
Read/Write
CH2IN FIFO しきい値ビット 6 ∼ 0
n/a
7
bits 6-0
6
5
4
3
2
1
0
CH2IN FIFO しきい値ビット [6:0]
CH2IN FIFO のしきい値を指定します。CH2IN の FIFO における読み出しポイン
タと書き込みポインタの差がこの指定値より小さいときに、メモリ読み出し要求
が生成されます。
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（Rev. 1.7）
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429
10. レジスタ
REG[4075h] CH2IN FIFO Empty Status Register
Default = 00h
Read/Write
CH2IN FIFO の
空き状態
7
n/a
6
5
4
3
2
1
0
CH2IN FIFO の空き状態
CH2IN FIFO の空き状態を示します。CH2IN FIFO のアンダーフローが発生した
ときに CH2IN FIFO は空き状態になります。
このビットが 0 のとき、CH2IN FIFO は空き状態ではありません。
このビットが 1 のとき、CH2IN FIFO は空き状態です。
bit 7
このステータスビットをクリアするには、このビットに 1 を書き込みます。
REG[4076h] OSDIN FIFO Threshold Register
Default = 7Fh
Read/Write
OSDIN FIFO しきい値ビット 6 ∼ 0
n/a
7
6
5
4
3
2
1
OSDIN FIFO しきい値ビット [6:0]
OSDIN FIFO のしきい値を指定します。OSDIN の FIFO における読み出しポイン
タと書き込みポインタの差がこの指定値より小さいときに、メモリ読み出し要求
が生成されます。
bits 6-0
REG[4077h] OSDIN FIFO Empty Status Register
Default = 00h
OSDIN FIFO の
空き状態
7
bit 7
0
Read/Write
n/a
6
5
4
3
2
1
0
OSDIN FIFO の空き状態
OSDIN FIFO の空き状態を示します。OSDIN FIFO のアンダーフローが発生した
ときに OSDIN FIFO は空き状態になります。
このビットが 0 のとき、OSDIN FIFO は空き状態ではありません。
このビットが 1 のとき、OSDIN FIFO は空き状態です。
このステータスビットをクリアするには、このビットに 1 を書き込みます。
REG[4078h] から REG[407Fh] は予約レジスタです
これらのレジスタは予約レジスタのため、書き込みはできません。
430
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4080h] LCD1 Bias/Gain Control Register
Default = 00h
Read/Write
LCD1 の
バイアス／
ゲインイネーブ
ル
n/a
7
6
5
4
3
2
1
0
LCD1 のバイアス／ゲインイネーブル
各 RGB 成分の輝度とコントラスト（ダイナミックレンジ）を制御します。この
機能はどのパネルタイプに対しても使用できます。各 RGB 成分に対するバイア
ス値は REG[4082h] ∼ REG[4087h] で、
またゲイン値は REG[4088h] ∼ REG[408Ch]
で設定します。
このビットが 0 のとき、LCD1 のバイアス／ゲインは無効です。
このビットが 1 のとき、LCD1 のバイアス／ゲインは有効です。
bit 0
各色成分について次式が成り立ちます。
出力＝ ( オリジナル画像＋バイアス ) ×利得係数
バイアス値の範囲は -256 から +255 です。データはバイアスの後かつゲインの前
に 0 ∼ 255 の範囲に切りつめられます。
REG[4082h] LCD1 Bias Red Register 0
Default = 00h
Read/Write
LCD1 バイアスの赤ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4083h] LCD1 Bias Red Register 1
Default = 00h
Read/Write
LCD1 バイアスの
赤ビット 8
n/a
7
REG[4083h] bit 0
REG[4082h] bits 7-0
6
5
0
4
3
2
1
0
LCD1 バイアスの赤ビット [8:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する赤色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
431
10. レジスタ
REG[4084h] LCD1 Bias Green Register 0
Default = 00h
Read/Write
LCD1 バイアスの緑ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4085h] LCD1 Bias Green Register 1
Default = 00h
Read/Write
LCD1 バイアスの
緑ビット 8
n/a
7
6
REG[4085h] bit 0
REG[4084h] bits 7-0
5
0
4
3
2
1
0
LCD1 バイアスの緑ビット [8:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する緑色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
REG[4086h] LCD1 Bias Blue Register 0
Default = 00h
Read/Write
LCD1 バイアスの青ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4087h] LCD1 Bias Blue Register 1
Default = 00h
Read/Write
LCD1 バイアスの
青ビット 8
n/a
7
REG[4087h] bit 0
REG[4086h] bits 7-0
432
6
5
0
4
3
2
1
0
LCD1 バイアスの青ビット [8:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する青色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4088h] LCD1 Gain Red Register
Default = 40h
Read/Write
LCD1 ゲインの赤ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD1 ゲインの赤ビット [7:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する赤色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は赤色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
bits 7-0
REG[408Ah] LCD1 Gain Green Register
Default = 40h
Read/Write
LCD1 ゲインの緑ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD1 ゲインの緑ビット [7:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する緑色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は緑色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
bits 7-0
REG[408Ch] LCD1 Gain Blue Register
Default = 40h
Read/Write
LCD1 ゲインの青ビット 7 ∼ 0
7
bits 7-0
6
5
4
3
2
1
0
LCD1 ゲインの青ビット [7:0]
REG[4080h] のビット 0 ＝ 1 のとき、LCD1 に対する青色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は青色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
433
10. レジスタ
REG[4090h] LCD2 Bias/Gain Control Register
Default = 00h
Read/Write
LCD2 の
バイアス／
ゲインイネーブ
ル
n/a
7
6
5
4
3
2
1
0
LCD2 のバイアス／ゲインイネーブル
各 RGB 成分の輝度とコントラスト（ダイナミックレンジ）を制御します。この
機能はどのパネルタイプに対しても使用できます。各 RGB 成分に対するバイア
ス値は REG[4092h] ∼ REG[4097h] で、
またゲイン値は REG[4098h] ∼ REG[409Ch]
で設定します。
このビットが 0 のとき、LCD2 のバイアス／ゲインは無効です。
このビットが 1 のとき、LCD2 のバイアス／ゲインは有効です。
bit 0
各色成分について次式が成り立ちます。
出力＝ ( オリジナル画像＋バイアス ) ×利得係数
バイアス値の範囲は -256 から +255 です。データはバイアスの後かつゲインの前
に 0 ∼ 255 の範囲に切りつめられます。
REG[4092h] LCD2 Bias Red Register 0
Default = 00h
Read/Write
LCD2 バイアスの赤ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4093h] LCD2 Bias RED Register 1
Default = 00h
Read/Write
LCD2 バイアスの
赤ビット 8
n/a
7
REG[4093h] bit 0
REG[4092h] bits 7-0
434
6
5
0
4
3
2
1
0
LCD2 バイアスの赤ビット [8:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する赤色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[4094h] LCD2 Bias Green Register 0
Default = 00h
Read/Write
LCD2 バイアスの緑ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4095h] LCD2 Bias Green Register 1
Default = 00h
Read/Write
LCD2 バイアスの
緑ビット 8
n/a
7
6
REG[4095h] bit 0
REG[4094h] bits 7-0
5
0
4
3
2
1
0
LCD2 バイアスの緑ビット [8:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する緑色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
REG[4096h] LCD2 Bias Blue Register 0
Default = 00h
Read/Write
LCD2 バイアスの青ビット 7 ∼ 0
7
6
5
4
3
2
1
REG[4097h] LCD2 Bias Blue Register 1
Default = 00h
Read/Write
LCD2 バイアスの
青ビット 8
n/a
7
REG[4097h] bit 0
REG[4096h] bits 7-0
6
5
0
4
3
2
1
0
LCD2 バイアスの青ビット [8:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する青色成分の輝度率を設定し
ます。値は符号付きの 2 の補数で、範囲は -256 から +255 です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
435
10. レジスタ
REG[4098h] LCD2 Gain Red Register
Default = 40h
Read/Write
LCD2 ゲインの赤ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD2 ゲインの赤ビット [7:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する赤色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は赤色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
bits 7-0
REG[409Ah] LCD2 Gain Green Register
Default = 40h
Read/Write
LCD2 ゲインの緑ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD2 ゲインの緑ビット [7:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する緑色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は緑色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
bits 7-0
REG[409Ch] LCD2 Gain Blue Register
Default = 40h
Read/Write
LCD2 ゲインの青ビット 7 ∼ 0
7
6
5
4
3
2
1
0
LCD2 ゲインの青ビット [7:0]
REG[4070h] のビット 0 ＝ 1 のとき、LCD2 に対する青色成分のコントラスト率
を設定します。ビット 7 ∼ 6 は青色成分のゲインの整数部で、ビット 5 ∼ 0 は小
数部です。
bits 7-0
REG[40A0h] LCD2 Gamma LUT Data Port
Default = 00h
Write Only
LCD2 用ガンマ LUT のデータポートビット 7 ∼ 0
7
bits 7-0
436
6
5
4
3
2
1
0
LCD2 用ガンマ LUT のデータポートビット [7:0]（書き込み専用）
LCD2 用ガンマルックアップテーブル（LUT）に書き込むためのデータポートで
す。LUT に書き込みを行うには、ガンマ LUT 書き込みアクセスのイネーブル
ビットを立てる（REG[40A2h] のビット 4 ＝ 1）ことが必要です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[40A2h] LCD2 Gamma LUT Configuration Register 0
Default = 00h
ガンマ LUT の書き込み色選択ビット
1∼0
7
bits 7-6
6
Write Only
n/a
ガンマ LUT の
書き込み
アクセスイネー
ブル
n/a
5
4
3
ガンマ LUT の表示バンク選択ビット
1∼0
2
ガンマ LUT
補正表示の
イネーブル
1
0
ガンマ LUT の書き込み色選択ビット [1:0]
REG[40A0h] のデータポートを用いて書き込まれるガンマ LUT の RGB 成分を指
定します。個々の色成分を個別に選択できるほか、すべての色成分に対して同じ
値を同時に設定することができます。ガンマ LUT に書き込みを行うには、ガン
マ LUT 書き込みアクセスのイネーブルビットを立てる（REG[40A2h] のビット 4
＝ 1）ことが必要です。
表 10-105 ガンマ LUT の書き込み色の選択
REG[40A2h] のビット 7 ∼ 6
色成分
00
赤色成分の書き込み
01
緑色成分の書き込み
10
青色成分の書き込み
11
すべての色成分（RGB）の書き込み
bit 4
ガンマ LUT の書き込みアクセスイネーブル
REG[40A0h] を用いた LCD2 ガンマ LUT への書き込み可否を制御します。
このビットが 0 のとき、LCD2 ガンマ LUT への書き込みは無効です。
このビットが 1 のとき、LCD2 ガンマ LUT への書き込みは有効です。
bits 2-1
ガンマ LUT の表示バンク選択ビット 1 ∼ 0
ガンマ LUT 補正が有効（REG[40A2h] のビット 0 ＝ 1）のときに使用されるガン
マ LUT のバンクおよびセグメントを決定します。ホストによって書き込み可能
なガンマ LUT バンクも同時に指定されます。バンク A1 または A2 のいずれかを
選択した（当該ビット＝ 00 または 01）場合、バンク B1 と B2 の設定が可能で
す。逆に、バンク B1 または B2 のいずれかを選択した（当該ビット＝ 10 または
11）場合、バンク A1 と B2 の設定が可能です。
表 10-106 ガンマ LUT の表示バンクの選択
REG[40A2h] のビット 2 ∼ 1
有効なガンマ LUT のバンクおよびセグメント
00
バンク A1 がガンマ LUT 補正に使用されます
01
バンク A2 がガンマ LUT 補正に使用されます
10
バンク B1 がガンマ LUT 補正に使用されます
11
バンク B2 がガンマ LUT 補正に使用されます
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
437
10. レジスタ
ガンマ LUT 補正表示のイネーブル
ガンマ LUT による補正機能が LCD2 に対して有効かどうかを制御します。ガン
マ補正に実際に用いられるガンマLUTのバンクおよびセグメントは、
ガンマLUT
の表示バンク選択ビット（REG[40A2h] のビット 2 ∼ 1）によって決まります。
このビットが 0 のとき、ガンマ LUT 補正は無効です。
このビットが 1 のとき、ガンマ LUT 補正は有効です。
bit 0
REG[40A3h] LCD2 Gamma LUT Configuration Register 1
Default = 00h
Write Only
ガンマ LUT の
インデックス
リセット
n/a
7
6
5
4
3
2
1
0
ガンマ LUT のインデックスリセット（書き込み専用）
ガンマ LUT の設定処理時には、データポート（REG[40A0h]）への書き込みが行
われるたびに LUT の内部インデックスが自動的にインクリメントされます。こ
のビットは、LCD2 用ガンマ LUT のインデックス値を 000h にリセットします。
このビットに 0 を書き込んでも何も起きません。
このビットに1を書き込むと、ガンマLUTのインデックス値がリセットされます。
bit 0
注
ガンマ LUT のインデックス値は、ガンマ LUT 補正を有効にした（REG[40A2h]
のビット 0 ＝ 1）ときにもリセットされます。
REG[40B0h] LCD1 Power Save Register
Default = 00h
Read/Write
LCD1 のパワー
セーブモード
イネーブル
n/a
7
6
5
4
3
2
1
LCD1 のパワーセーブモードイネーブル
LCD1 に対してパワーセーブモードを制御します。
このビットが 0 のとき、LCD1 は通常モード（稼働中）です。
このビットが 1 のとき、LCD1 はパワーセーブモード（停止中）です。
bit 0
REG[40B1h] LCD2 Power Save Register
Default = 00h
Read/Write
LCD2 のパワー
セーブモード
イネーブル
n/a
7
bit 0
438
0
6
5
4
3
2
1
0
LCD2 のパワーセーブモードイネーブル
LCD2 に対してパワーセーブモードを制御します。
このビットが 0 のとき、LCD2 は通常モード（稼働中）です。
このビットが 1 のとき、LCD2 はパワーセーブモード（停止中）です。
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
10.4.22 スプライトレジスタ
S1D13515/S2D13515 のスプライトエンジンには、次に示す 2 種類のレジスタが備わっています。
1. スプライトエンジンに関する基本制御レジスタ。スプライトエンジンそのもの、および全スプライ
トに共通する設定項目を制御します。このタイプのレジスタは REG[5000h] ∼ REG[502Bh] で、この
項で取り上げます。
2. 各スプライトに対応するレジスタは、個々のスプライト（スプライト 0 番∼ 7 番）に対する設定値
を指定します。
このタイプのレジスタは SDRAM 上のレジスタであり、
その格納場所は Sprite SDRAM
Based Register の開始アドレスビット（REG[5028h] ∼ REG[502Bh]）によって指定されます。このタ
イプのレジスタについては、446 ページの 10.4.23「スプライトメモリベースレジスタ」を参照して
ください。
注
1.）Sprite Register（REG[5000h] ∼ REG[502Bh]）および Sprite SDRAM Based Register（SDRAM[**000h]
∼ SDRAM[**01Ah]）の更新を行うには、スプライトモジュールが空き状態（REG[5003h] のビット
7 ＝であることが必要です。
2.) スプライトエンジンは、SDRAM のメモリ空間を使用する必要があります。REG[5020h] ∼ REG[5027h]
と REG[5028h] ∼ REG[502Bh] で SRAM メモリ空間は使わないでください。
REG[5000h] Sprite Control Register
Default = 02h
n/a
スプライト
個別カラー
フォーマットの
イネーブル
7
6
bit 6
bits 5-4
Read/Write
スプライトカラーフォーマット
ビット 1 ∼ 0
5
4
n/a
3
2
スプライト
フレームのダブル
バッファのイネー
ブル
スプライト
エンジンのイネー
ブル
1
0
スプライト個別カラーフォーマットのイネーブル
スプライトカラーフォーマットビット（REG[5000h] のビット 5 ∼ 4）によって
指定される共通のカラーフォーマットを全スプライトが共有するのか、あるいは
個々のスプライトがそれぞれのカラーフォーマットをもつのかを決定します。
このビットが 0 のとき、スプライトカラーフォーマットビット（REG[5000h] の
ビット 5 ∼ 4）によって指定される共通のカラーフォーマットを全スプライトが
共有します。
このビットが 1 のとき、個々のスプライトは Sprite SDRAM Based Register
（SDRAM[**01Ah]）で指定されるカラーフォーマットをもちます。
スプライトカラーフォーマットビット [1:0]
スプライト個別カラーフォーマットのイネーブルビットが無効（REG[5000h] の
ビット 6 ＝ 0）のとき、これらのビットは全スプライトデータに対するカラー
フォーマットを指定します。
表 10-107 スプライトカラーフォーマット
REG[5000h] のビット 5 ∼ 4
RGB フォーマット
00
RGB 5:6:5
01
ARGB 1:5:5:5:
10
ARGB 4:4:4:4
11
Reserved
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
439
10. レジスタ
bit 1
スプライトフレームのダブルバッファのイネーブル
スプライトのフレームデータを SDRAM に書き込む際のモードがシングルバッ
ファモードがダブルバッファモードかを決定します。
このビットが 0 のとき、スプライトエンジンはスプライトフレームの表示に際し
てシングルバッファを使用します。バッファ 0 は REG[5020h] ∼ REG[5022h] に
よって指定されます。
このビットが 1 のとき、スプライトエンジンはスプライトフレームの表示に際し
てダブルバッファを使用します。
バッファ0 は REG[5020h] ∼ REG[5022h] によっ
て、またバッファ 1 は REG[5024h] ∼ REG[5026h] によって指定されます（デフォ
ルト）
。
bit 0
スプライトエンジンのイネーブル
スプライトエンジンの使用について制御します。スプライトエンジンが無効の間
はスプライト処理を開始できません。
このビットが 0 のとき、スプライトエンジンは無効です。
このビットが 1 のとき、スプライトエンジンは有効です。
注
1. REG[5004h] ∼ REG[501Eh] への書き込みを行うときは、スプライトエンジ
ンをあらかじめ有効にすることが必要です。
2. スプライトエンジンの使用中（REG[5003h] のビット 7 ＝ 0）にスプライト
エンジンのイネーブルビットを 0 に設定しても、スプライトエンジンが空
き状態（REG[5003h] のビット 7 ＝ 1）になるまでは無効にはなりません。
REG[5001h] Sprite Software Reset Register
Default = 00h
Read/Write
スプライトの
ソフトウェア
リセット（WO）
7
bit 7
n/a
6
5
4
3
2
1
0
スプライトのソフトウェアリセット（書き込み専用）
このビットが意味をもつのは、スプライトエンジンが有効（REG[5000h] のビッ
ト 0 ＝ 1）であるときに限られます。
このビットはスプライトエンジンのソフトウェアリセットを実行します。Sprite
Register の内容はクリアされません。
このビットに 0 を書き込んでもハードウェアには何の影響もありません。
このビットに 1 を書き込むと、スプライトエンジンにソフトウェアリセットがか
かります。
注
このビットを用いてスプライトのソフトウェアリセットを行うには、スプライ
トエンジンが空き状態（REG[5003h] のビット 7 ＝ 1）であることが必要です。
440
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[5002h] Sprite SDRAM Registers Busy Register
Default = 00h
Sprite SDRAM
Based Register
使用中（RO）
7
Read/Write
n/a
6
5
4
3
2
1
0
Sprite SDRAM Based Register 使用中（読み出し専用）
スプライトエンジンがSprite SDRAM Based Registerのサンプリングを実行中であ
ることを示します。このビットが 1 である間は「Sprite SDRAM Based Register の
開始アドレス」
（REG[5028h] ∼ REG[502Bh]）および Sprite SDRAM Based Register
（446 ページの 10.4.23「スプライトメモリベースレジスタ」を参照）に対する書
き込みを行わないでください。
このビットが 0 のとき、スプライトエンジンは Sprite SDRAM Based Register のサ
ンプリングを行っていません。
このビットが 1 のとき、スプライトエンジンは Sprite SDRAM Based Register のサ
ンプリングを行っています。
bit 7
注
使用中となる時間は、一般にフレーム時間の 0.2% 未満です。
REG[5003h] Sprite Engine Status Register
Default = 80h
スプライト
エンジンの
ステータス
（RO）
7
bit 7
Read/Write
n/a
6
5
Reserved
4
3
2
1
0
スプライトエンジンのステータス（読み出し専用）
スプライトエンジンのステータスを示します。スプライトエンジンは新しいスプ
ライト処理が開始される（REG[5004h] のビット 0 ＝ 1）と使用中になり、スプ
ライト処理が完了すると空き状態に戻ります。1 回のスプライト処理に要する時
間は、有効なスプライト数やスプライトの大きさ、リフレッシュレートなどに
よって異なります。
このビットが 0 のとき、スプライトエンジンは使用中です。
このビットが 1 のとき、スプライトエンジンは空き状態（使用可能）です
（デフォルト）。
注
Sprite Register（REG[5000h] ∼ REG[502Bh]）および Sprite SDRAM Based Register
（SDRAM[**000h] ∼ SDRAM[**01Ah]）の更新を行うには、スプライトモジュー
ルが空き状態（REG[5003h] のビット 7 ＝ 1）であることが必要です。
bits 2-0
Reserved
これらのビットのデフォルト値は 000 です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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441
10. レジスタ
REG[5004h] Sprite Frame Trigger Control Register
Default = 00h
Write Only
スプライトの
マニュアルトリガ
n/a
7
6
5
4
3
2
1
スプライトのマニュアルトリガ（書き込み専用）
新しいスプライト処理を開始します。有効なスプライトがない場合
（SDRAM[**000h] を参照）は、新しいスプライト処理（ペイント）を開始しない
でください。
このビットに 0 を書き込んでも何も起きません。
このビットに 1 を書き込むと、新しいスプライト処理が開始されます。
bit 0
REG[5006h] Sprite Interrupt Control Register
Default = 00h
Read/Write
n/a
7
6
5
4
3
2
スプライト処理
完了割り込みの
イネーブル
n/a
1
0
スプライト処理完了割り込みのイネーブル
スプライト処理完了割り込みのステータスビット（REG[5008h] のビット 1）の
値をスプライト割り込みステータスビット（REG[0A00h] のビット 7）に反映さ
せるかどうかを指定します。
このビットが 0 のとき、スプライト処理完了割り込みは無効であり、その状態は
REG[0A00h] のビット 7 には反映されません。
このビットが 1 のとき、スプライト処理完了割り込みは有効であり、その状態は
REG[0A00h] のビット 7 に反映されます。
bit 1
REG[5008h] Sprite Interrupt Status Register
Default = 00h
Read/Write
n/a
7
bit 1
0
6
5
4
3
2
スプライト処理
完了割り込み
ステータス
n/a
1
0
スプライト処理完了割り込みステータス
現在のスプライト処理の状態を示します。このビットはスプライト処理完了割り
込みのイネーブルビット（REG[5006h] のビット 1）によってマスクされること
はありません。
このビットが 0 のとき、スプライト処理の完了割り込みは発生していません
（スプライト処理は完了していません）。
このビットが 1 のとき、スプライト処理の完了割り込みが発生しています
（スプライト処理は完了しています）。
このステータスビットをクリアするには、このビットに 1 を書き込みます。
442
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[5020h] Sprite Frame Buffer 0 Start Address Register 0
Default = 00h
Read/Write
スプライト用フレームバッファ 0 の開始アドレスビット 7 ∼ 0（ビット 1 ∼ 0 は常に 00 を返します）
7
6
5
4
3
2
1
REG[5021h] Sprite Frame Buffer 0 Start Address Register 1
Default = 00h
0
Read/Write
スプライト用フレームバッファ 0 の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[5022h] Sprite Frame Buffer 0 Start Address Register 2
Default = 00h
0
Read/Write
スプライト用フレームバッファ 0 の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[5023h] Sprite Frame Buffer 0 Start Address Register 3
Default = 00h
0
Read/Write
スプライト用フレームバッファ 0 の開始アドレスビット 31 ∼ 24
7
REG[5023h] bits 7-0
REG[5022h] bits 7-0
REG[5021h] bits 7-0
REG[5020h] bits 7-0
6
5
4
3
2
1
0
スプライト用フレームバッファ 0 の開始アドレスビット [31:0]
スプライト用フレームバッファ 0 のメモリ開始アドレスを指定します。このバッ
ファは、シングルバッファとダブルバッファの両モード（REG[5000h] のビット
1 を参照）に対して使用されます。これらのビットの値は 8 バイト（64 ビット）
の倍数であることが必要です。
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（Rev. 1.7）
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443
10. レジスタ
REG[5024h] Sprite Frame Buffer 1 Start Address Register 0
Default = 00h
Read/Write
スプライト用フレームバッファ 1 の開始アドレスビット 7 ∼ 0（ビット 1 ∼ 0 は常に 00 を返します）
7
6
5
4
3
2
1
REG[5025h] Sprite Frame Buffer 1 Start Address Register 1
Default = 80h
0
Read/Write
スプライト用フレームバッファ 1 の開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
REG[5026h] Sprite Frame Buffer 1 Start Address Register 2
Default = 02h
0
Read/Write
スプライト用フレームバッファ 1 の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[5027h] Sprite Frame Buffer 1 Start Address Register 3
Default = 00h
0
Read/Write
スプライト用フレームバッファ 1 の開始アドレスビット 31 ∼ 24
7
REG[5027h] bits 7-0
REG[5026h] bits 7-0
REG[5025h] bits 7-0
REG[5024h] bits 7-0
444
6
5
4
3
2
1
0
スプライト用フレームバッファ 1 の開始アドレスビット [31:0]
スプライト用フレームバッファ 1 のメモリ開始アドレスを指定します。このバッ
ファは、ダブルバッファモード（REG[5000h] のビット 1 ＝ 1）に対して使用さ
れます。
これらのビットの値は8バイト（64ビット）の倍数であることが必要です。
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
REG[5028h] Sprite SDRAM Based Registers Start Address Register 0
Default = 00h
Read Only
Sprite SDRAM Based Register の開始アドレスビット 7 ∼ 0（ビット 7 ∼ 0 は常に 0000_0000 を返します）
7
6
5
4
3
2
1
REG[5029h] Sprite SDRAM Based Registers Start Address Register 1
Default = F0h
0
Read/Write
Sprite SDRAM Based Register の開始アドレスビット 15 ∼ 8（ビット 3 ∼ 0 は常に 0000 を返します）
7
6
5
4
3
2
1
REG[502Ah] Sprite SDRAM Based Registers Start Address Register 2
Default = 04h
0
Read/Write
Sprite SDRAM Based Register の開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
REG[502Bh] Sprite SDRAM Based Registers Start Address Register 3
Default = 00h
0
Read/Write
Sprite SDRAM Based Register の開始アドレスビット 31 ∼ 24
7
6
REG[502Bh] bits 7-0
REG[502Ah] bits 7-0
REG[5029h] bits 7-0
REG[5028h] bits 7-0
5
4
3
2
1
0
Sprite SDRAM Based Register の開始アドレスビット [31:0]
Sprite SDRAM Based Register のメモリ開始アドレスを指定します。このアドレス
のビット 11 ∼ 0 は常に 000h を返し、その部分に値を書き込んでも何も起きませ
ん（REG[5028h] のビット 7 ∼ 0 は常に 0000_0000 を、また REG[5029h] のビット
3 ∼ 0 は常に 0000 を返します）。
1000_0000h
S1D13515/S2D13515 SDRAM
スプライト用
フレームバッファ0
(320x240x16bpp)
1002_8000h
スプライト用
フレームバッファ1
(320x240x16bpp)
1004_F000h
Sprite SDRAM
Based Register
図 10-3 スプライトのメモリマップ例
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
445
10. レジスタ
10.4.23 スプライトメモリベースレジスタ
Sprite SDRAM Based Register は、各スプライト（スプライト 0 番∼ 7 番）に対する設定値を指定します。
このタイプのレジスタは、Sprite SDRAM Based Register の開始アドレスビット（REG[5028h] ∼
REG[502Bh]）によって指定されるオフセット位置から始まる 4KB の SDRAM 領域を占有します。なお、
設定するオフセット値は 4KB の境界上にあることが必要です。レジスタは常に 16 ビット幅で、これに
アクセスするには所定の SDRAM 位置を指定します。アクセスタイミングは、通常の SDRAM 読み書き
アクセスと同じです。SDRAM メモリの 1004_F000h に位置する Sprite SDRAM Based Register の例を以下
の図に示します。
注
Sprite Register（REG[5000h] ∼ REG[502Bh]）および Sprite SDRAM Based Register（SDRAM[**000h] ∼
SDRAM[**01Ah]）の更新を行うには、スプライトモジュールが空き状態（REG[5003h] のビット 7 ＝ 1）
であることが必要です。
446
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
16 ビット幅の SDRAM
1000_0000h
SDRAM
SDRAM[**000h] Sprite #n General Control Register 0
1004_F000h
1004_F020h
スプライト
0 番のレジスタ
SDRAM[**001h] Sprite #n General Control Register 1
スプライト
1 番のレジスタ
SDRAM[**008h] ∼ [**00Bh] Sprite #n Rotated Image Start Address Register 0 ∼ 3
1004_F040h
1004_F060h
1004_F080h
スプライト
2 番のレジスタ
SDRAM[**00Ch] ∼ [**00Dh] Sprite #n X Position Register 0 ∼ 1
SDRAM[**00Eh] ∼ [**00Fh] Sprite #n Y Position Register 0 ∼ 1
SDRAM[**010h] ∼ [**011h] Sprite #n Frame Width Register 0 ∼ 1
スプライト
3 番のレジスタ
SDRAM[**012h] ∼ [**013h] Sprite #n Frame Height Register 0 ∼ 1
スプライト
4 番のレジスタ
SDRAM[**016h] ∼ [**017h] Sprite #n Reference Point Y Offset Register 0 ∼ 1
スプライト
5 番のレジスタ
SDRAM[**01Ah] Sprite #n Color Format Register
1004_F0A0h
1004_F0C0h
SDRAM[**004h] ∼ [**007h] Sprite #n Image Start Address Register 0 ∼ 3
SDRAM[**014h] ∼ [**015h] Sprite #n Reference Point X Offset Register 0 ∼ 1
SDRAM[**018h] ∼ [**019h] Sprite #n Transparency Color/Texture Alpha Register 0 ∼ 1
SDRAM[**01Bh] ∼ SDRAM[**01Fh] Reserved
スプライト
6 番のレジスタ
1004_F0E0h
1004_F0FBh
1004_F0FFh
スプライト
7 番のレジスタ
Reserved
この例では、SDRAM のアドレス 1004_F040h からスプライト 2 番が始まります。
Sprite #2 General Control Register 0 のアドレス算出：
1004_F040h ＋ SDRAM[**000h] ＝ 1004_F040h
Sprite #2 Color Format Register のアドレス算出：
1004_F040h ＋ SDRAM[**01Ah] ＝ 1004_F05Ah
Sprite SDRAM Based Register と予約スペース
図 10-4 Sprite SDRAM Based Register のマッピング例
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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447
10. レジスタ
SDRAM[**000h] Sprite #n General Control Register 0
Default = XXh
Read/Write
スプライト n 番の
イネーブル
n/a
7
6
5
4
3
2
1
0
スプライト n 番のイネーブル
対応するスプライト（スプライト n 番）の有効・無効を制御します。スプライト
のマニュアルトリガビット（REG[5004h] のビット 0）を用いてスプライト処理
を開始するには、少なくとも 1 つのスプライトが有効であることが必要です。
このビットが 0 のとき、スプライト n 番は無効です。
このビットが 1 のとき、スプライト n 番は有効です。
bit 0
注
REG[5004h] のビット 0 を用いてスプライトペイントを開始する場合、スプラ
イト 0 番は背景スプライトに使用されるため、常に有効であるとともに、全ス
プライト中で Z オーダー（階層順）が一番小さいものであることが必要です。
SDRAM[**001h] Sprite #n General Control Register 1
Default = XXh
n/a
7
bits 6-4
スプライト n 番の Z オーダービット 2 ∼ 0
6
5
Read/Write
スプライト n 番の回転ビット 1 ∼ 0
4
3
2
スプライト n 番の
ミラー反転のイ
ネーブル
スプライト n 番の
透過合成のイネー
ブル
1
0
スプライト n 番の Z オーダービット [2:0]
スプライト n 番に対する Z オーダーを指定します。これは、アルファブレンディ
ングと透過合成機能において当該スプライトの優先順位を定める値です。Z オー
ダーの範囲は最上面（前面）を表す 7h から最下面（背景）を表す 0h までです。
複数のスプライトに同じ Z オーダーが与えられる場合、番号の大きいほうのス
プライトが優先されます。
注
スプライト 0 番は背景に使用されるため、最小の Z オーダーに設定することが
必要です。
bits 3-2
スプライト n 番の回転ビット [1:0]
スプライト n 番の画像に適用される時計回りの回転角度を指定します。
表 10-108 スプライト n 番の回転
448
SDRAM[**001h] のビット 3 ∼ 2
スプライト n 番の回転
00
0° 回転
01
90° 回転
10
180° 回転
11
270° 回転
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
bit 1
スプライト n 番のミラー反転のイネーブル
スプライト n 番に対する水平ミラー反転機能を制御します。
このビットが 0 のとき、スプライト n 番はミラー反転されません（正像です）
。
このビットが 1 のとき、スプライト n 番は水平方向にミラー反転されます。
bit 0
スプライト n 番の透過合成のイネーブル
スプライト n 番に対する透過合成機能の有効・無効を制御します。RGB 5:6:5
フォーマットの場合、ある画素が SDRAM[***019h] ∼ SDRAM[***018h] の指定
に従って透明なとき、Z オーダーに関して次にその下に来る可視画素が見えま
す。ARGB 4:4:4:4 フォーマットの場合、指定の透過画素はピクセルレベルの衝
突判定に対してのみ使用され、画像のレンダリングや可視性には何の影響も与え
ません。
このビットが 0 のとき、スプライト n 番の透過合成は無効です。
このビットが 1 のとき、スプライト n 番の透過合成は有効です。
SDRAM[**004h] Sprite #n Image Start Address Register 0
Default = XXh
Read/Write
スプライト n 番の画像開始アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**005h] Sprite #n Image Start Address Register 1
Default = XXh
0
Read/Write
スプライト n 番の画像開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
SDRAM[**006h] Sprite #n Image Start Address Register 2
Default = XXh
0
Read/Write
スプライト n 番の画像開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
SDRAM[**007h] Sprite #n Image Start Address Register 3
Default = XXh
0
Read/Write
スプライト n 番の画像開始アドレスビット 31 ∼ 24
7
6
5
4
3
2
1
0
SDRAM[**007h] bits 7-0
SDRAM[**006h] bits 7-0
SDRAM[**005h] bits 7-0
SDRAM[**004h] bits 7-0
スプライト n 番の画像開始アドレスビット [31:0]
SDRAM に格納された無回転または 180° 回転のスプライト n 番画像に対するメモ
リ開始アドレスを指定します。これらのビットは、開始アドレスが 16 ビットの
倍数になるように設定することが必要です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
449
10. レジスタ
SDRAM[**008h] Sprite #n Rotated Image Start Address Register 0
Default = XXh
Read/Write
スプライト n 番の回転画像開始アドレスビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**009h] Sprite #n Rotated Image Start Address Register 1
Default = XXh
0
Read/Write
スプライト n 番の回転画像開始アドレスビット 15 ∼ 8
7
6
5
4
3
2
1
SDRAM[**00Ah] Sprite #n Rotated Image Start Address Register 2
Default = XXh
0
Read/Write
スプライト n 番の回転画像開始アドレスビット 23 ∼ 16
7
6
5
4
3
2
1
SDRAM[**00Bh] Sprite #n Rotated Image Start Address Register 3
Default = XXh
0
Read/Write
スプライト n 番の回転画像開始アドレスビット 31 ∼ 24
7
6
5
4
3
2
1
0
SDRAM[**00Bh] bits 7-0
SDRAM[**00Ah] bits 7-0
SDRAM[**009h] bits 7-0
SDRAM[**008h] bits 7-0
スプライト n 番の回転画像開始アドレスビット [31:0]
SDRAM に格納された 90° 回転または 270° 回転のスプライト n 番画像に対するメ
モリ開始アドレスを指定します。これらのビットは、開始アドレスが 16 ビット
の倍数になるように設定することが必要です。
450
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
SDRAM[**00Ch] Sprite #n X Position Register 0
Default = XXh
Read/Write
スプライト n 番の X 位置ビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**00Dh] Sprite #n X Position Register 1
Default = XXh
Read/Write
スプライト n 番の X 位置符号ビット 5 ∼ 0
7
6
5
4
0
スプライト n 番の X 位置ビット 9 ∼ 8
3
2
1
0
SDRAM[**00Dh] bits 7-2
スプライト n 番の X 位置符号ビット [5:0]
左上角を基準とした X 位置の正負を決める拡張符号ビットです。
注
スプライト 0 番は画面上に残る必要があるため、負の X 位置を設定することは
できません。
SDRAM[**00Dh] bits 1-0
SDRAM[**00Ch] bits 7-0
スプライト n 番の X 位置ビット [9:0]
スプライト基準点の X 位置を表示領域の左上角を基準として指定します。負の
値を指定することで、任意の方向でスプライトを表示領域からはみ出させること
ができます。X 位置は次式が成り立つように設定してください。
-1007 ＜ X 位置＜ 1007
X 位置＋ ( スプライト幅−スプライト基準点の X オフセット ) ≦ 1024
注
SDRAM[**00Dh] のビット 7 ∼ 2 と SDRAM[**00Dh] のビット 1 ∼ 0 および
SDRAM[**00Ch] のビット 7 ∼ 0 が合わさって 11 ビットの 2 の補数を形成します。
16ビットのレジスタ値は2の補数であり、
値の範囲は-1024
（1111_1100_0000_0000）
から 1023（0000_0011_1111_1111）までです。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
451
10. レジスタ
SDRAM[**00Eh] Sprite #n Y Position Register 0
Default = XXh
Read/Write
スプライト n 番の Y 位置ビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**00Fh] Sprite #n Y Position Register 1
Default = XXh
Read/Write
スプライト n 番の Y 位置符号ビット 5 ∼ 0
7
6
5
4
0
スプライト n 番の Y 位置ビット 9 ∼ 8
3
2
1
0
SDRAM[**00Fh] bits 7-2
スプライト n 番の Y 位置符号ビット [5:0]
左上角を基準とした Y 位置の正負を決める拡張符号ビットです。
注
スプライト 0 番は画面上に残る必要があるため、負の Y 位置を設定することは
できません。
SDRAM[**00Fh] bits 1-0
SDRAM[**00Eh] bits 7-0
スプライト n 番の Y 位置ビット [9:0]
スプライト基準点の Y 位置を表示領域の左上角を基準として指定します。負の
値を指定することで、任意の方向でスプライトを表示領域からはみ出させること
ができます。Y 位置は次式が成り立つように設定してください。
-1007 ＜ Y 位置＜ 1007
Y 位置＋ ( スプライト高さ−スプライト基準点の Y オフセット ) ≦ 1024
452
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
SDRAM[**010h] Sprite #n Frame Width Register 0
Default = XXh
Read/Write
スプライト n 番のフレーム幅ビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**011h] Sprite #n Frame Width Register 1
Default = XXh
Read/Write
スプライト n 番のフレーム幅ビット
9∼8
Reserved
7
6
5
0
4
3
2
1
0
SDRAM[**011h] bits 7-2
Reserved
これらのビットは 00_0000 に設定してください。
SDRAM[**011h] bits 1-0
SDRAM[**010h] bits 7-0
スプライト n 番のフレーム幅ビット [9:0]
スプライトフレームの幅をピクセル数で指定します。メモリへの書き込み時、ス
プライト 0 番を除くすべてのスプライトはこのサイズに従うことが必要です。値
は次式が成り立つように設定してください。
フレーム幅＜ 1007
注
スプライト 0 番については、SDRAM[**00h] のビット 10 が 0（0°/180° 回転）の
とき、このレジスタは同時にフレームバッファ幅を決めます。ただし、その幅
は 2 で割り切れ、かつ 8 より大きいとします。SDRAM[**00h] のビット 10 が
1（90°/270° 回転）のとき、このレジスタは同時にフレームバッファの高さを決
めます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
453
10. レジスタ
SDRAM[**012h] Sprite #n Frame Height Register 0
Default = XXh
Read/Write
スプライト n 番のフレーム高さビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**013h] Sprite #n Frame Height Register 1
Default = XXh
Read/Write
スプライト n 番のフレーム高さビット
9∼8
Reserved
7
6
5
0
4
3
2
1
0
SDRAM[**013h] bits 7-2
Reserved
これらのビットは 00_0000 に設定してください。
SDRAM[**013h] bits 1-0
SDRAM[**012h] bits 9-0
スプライト n 番のフレーム高さビット [9:0]
スプライトフレームの高さをライン数で指定します。メモリへの書き込み時、ス
プライト 0 番を除くすべてのスプライトはこのサイズに従うことが必要です。値
は次式が成り立つように設定してください。
フレーム高さ＜ 1007
注
スプライト 0 番については、SDRAM[**00h] のビット 10 が 0（0°/180° 回転）の
とき、このレジスタは同時にフレームバッファの高さを決めます。
SDRAM[**00h] のビット 10 が 1（90°/270° 回転）のとき、このレジスタは同時
にフレームバッファ幅を決めます。ただし、その幅は 2 で割り切れ、かつ 8 よ
り大きいとします。
454
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
SDRAM[**014h] Sprite #n Reference Point X Offset Register 0
Default = XXh
Read/Write
スプライト n 番の基準点の X オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**015h] Sprite #n Reference Point X Offset Register 1
Default = XXh
Read/Write
スプライト n 番の基準点の
X オフセットビット 9 ∼ 8
スプライト n 番の基準点の X オフセット符号ビット 5 ∼ 0
7
6
5
4
3
0
2
1
0
SDRAM[**015h] bits 7-2
スプライト 0 番の基準点の X オフセット符号ビット [5:0]
スプライトの左上角を基準とした X オフセットの正負を決める拡張符号ビット
です。
SDRAM[**015h] bits 1-0
SDRAM[**014h] bits 7-0
スプライト n 番の基準点の X オフセットビット [9:0]
スプライト基準点の X 方向オフセットをスプライトの左上角を基準として指定
します。
注
基準点を設定すると、スプライトの位置の設定および問い合わせが基準点を用
いて行えます。また、基準点はすべての変換（回転とミラー反転）に対する
「中心点」になります。基準点はスプライトの境界線の外側に設定することも
可能です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
455
10. レジスタ
SDRAM[**016h] Sprite #n Reference Point Y Offset Register 0
Default = XXh
Read/Write
スプライト n 番の基準点の Y オフセットビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**017h] Sprite #n Reference Point Y Offset Register 1
Default = XXh
Read/Write
スプライト n 番の基準点の
Y オフセットビット 9 ∼ 8
スプライト n 番の基準点の Y オフセット符号ビット 5 ∼ 0
7
6
5
4
3
0
2
1
0
SDRAM[**017h] bits 7-2
スプライト n 番の基準点の Y オフセット符号ビット [5:0]
スプライトの左上角を基準とした Y オフセットの正負を決める拡張符号ビット
です。
SDRAM[**017h] bits 1-0
SDRAM[**016h] bits 7-0
スプライト 0 番の基準点の Y オフセットビット [9:0]
スプライト基準点の Y 方向オフセットをスプライトの左上角を基準として指定
します。
注
基準点を設定すると、スプライトの位置の設定および問い合わせが基準点を用
いて行えます。また、基準点はすべての変換（回転とミラー反転）に対する
「中心点」になります。基準点はスプライトの境界線の外側に設定することも
可能です。
456
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
10. レジスタ
SDRAM[**018h] Sprite #n Transparency Color / Texture Alpha Register 0
Default = XXh
Read/Write
スプライト n 番の透過色／テクスチャアルファビット 7 ∼ 0
7
6
5
4
3
2
1
SDRAM[**019h] Sprite #n Transparency Color / Texture Alpha Register 1
Default = XXh
0
Read/Write
スプライト n 番の透過色／テクスチャアルファビット 15 ∼ 8
7
6
5
4
3
2
1
0
SDRAM[**019h] bits 7-0
SDRAM[**018h] bits 7-0
スプライト n 番の透過色／テクスチャアルファビット [15:0]
スプライトデータフォーマットが RGB 5:6:5 のとき、ビット 15 ∼ 0 は 16bpp の
透過色を RGB 5:6:5 フォーマットで指定します。スプライト n 番の透過色のある
画素がスプライト n 番内に存在する場合、その画素は、その「下」にある Z オー
ダーが次に小さいスプライトの画素の色で置き換えられます。当該スプライトの
「下」にあるすべての画素がスプライト 0 番を含めてすべて透明な場合、画素色
は OSD 透過色（REG[09A4h] ∼ REG[09A6h]）で置き換えられます。ただしスプ
ライト個別カラーフォーマットのイネーブルビットが有効（REG[5000h] のビッ
ト 6 ＝ 1）のとき、スプライト 0 番の画素色は OSD 透過色で置き換えられるこ
とはありません。
注
スプライト 0 番については透過合成機能を有効にしないでください。
SDRAM[**019h] bits 3-0
スプライトデータが ARGB 1:5:5:5 のとき、これらのビットはアルファインデッ
クス値が 1 のときの 4 ビットのアルファ値を与えます。
SDRAM[**018h] bits 3-0
スプライトデータが ARGB 1:5:5:5 のとき、これらのビットはアルファインデッ
クス値が 0 のときの 4 ビットのアルファ値を与えます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
457
10. レジスタ
SDRAM[**01Ah] Sprite #n Color Format Register
Default = XXh
Read/Write
スプライト n 番のカラーフォーマット
ビット 1 ∼ 0
n/a
7
6
5
4
3
2
1
0
スプライト n 番のカラーフォーマットビット [1:0]
スプライト個別カラーフォーマットのイネーブルビットが 1（REG[5000h] のビッ
ト 6 ＝ 1）のとき、スプライト n 番に対するカラーフォーマットを決定します。
bits 1-0
表 10-109 スプライト n 番のカラーフォーマット
SDRAM[**01Ah] の
ビット 1 ∼ 0
カラー
フォーマット
スプライトの透過色
00
RGB 5:6:5
SDRAM[**018h] ∼ SDRAM[**019h] は透過色を指定します
01
ARGB 1:5:5:5
SDRAM[**018h] ∼ SDRAM[**019h] はテクスチャアルファを指定します
1 ビットのアルファ値が 0 のとき、SDRAM[**018h] のビット 3 ∼ 0 が
使用されます
1 ビットのアルファ値が 1 のとき、SDRAM[**019h] のビット 3 ∼ 0 が
使用されます
10
ARGB 4:4:4:4
SDRAM[**018h] ∼ SDRAM[**019h] は使用されません
11
Reserved
SDRAM[**01Bh] ∼ SDRAM[**01Fh] は予約レジスタです
これらのレジスタは予約レジスタのため、書き込みはできません。
458
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
11. 動作構成と状態
11. 動作構成と状態
S1D13515/S2D13515 には、スタンドアロンとホスト制御の 2 種類の動作構成があります。
ハードウェアリセットから解放されると、S1D13515/S2D13515 は CLKI または OSCI のいずれかによっ
て（CNF0 端子で選択可能）システムクロックを稼働させることができるほか、内部プロセッサ C33PE
を内部ブート ROM から起動します。ホストインタフェースとの接続がない場合はスタンドアロン構成
で動作します。ホストインタフェースに接続されている場合、ホストのソフトウェアは C33PE プロセッ
サをリセット状態に保持したまま S1D13515/S2D13515 にソフトウェアリセットをかけることができま
す。このとき S1D13515/S2D13515 はホスト制御構成で動作しています。
S1D13515/S2D13515 の動作構成と状態を下の図に示します。
スタンドアロン構成
ハードリセット
RESET# = 0
RESET# = 1
REG[001Dh] のビット 0 ＝ 0
REG[008Ah] のビット 0 ＝ 1
ソフトリセット
C33PE 稼働状態
REG[008Ah] のビット 0 ＝ 0
C33PE リセット状態
REG[001Dh] のビット 0 ＝ 1
*REG[003Ch] のビット 0 ＝ 0
REG[001Dh] のビット 0 ＝ 0
*REG[003Ch] のビット 0 ＝ 1
*REG[003Ch] のビット 0 ＝ 1
REG[008Ah] のビット 0 ＝ 1
パワーセーブ状態
REG[008Ah] のビット 0 ＝ 1
*REG[003Ch] のビット 0 ＝ 0
REG[001Dh] のビット 0 ＝ 1
ホスト制御構成
* ホストが REG[003Ch] にアクセスするためには、REG[0084h] のビット 0 を事前に 1 に設定することが必要です。
図 11-1 S1D13515/S2D13515 の動作構成と状態
スタンドアロン構成は、実際にはホスト制御構成の一部を構成します。S1D13515/S2D13515 はホスト制
御構成の場合も起動段階においてスタンドアロン構成で動作し、C33PE をブートします。C33PE プロ
セッサの停止を行うかソフトリセットを行うかは、ホストのソフトウェアの動作によって決まります。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
459
11. 動作構成と状態
11.1
ハードリセット状態
RESET# の入力端子が 0 にアサートされると、必ずハードリセット状態に遷移します。RESET# が 1 に
ネゲートされると、S1D13515/S2D13515 はハードリセット状態から C33PE 稼働状態に遷移します。
ハードリセット状態では、システムクロックソースが CNF0 端子によって CLKI と OSCI の間で選択さ
れ、PLL1 が無効になります。LCD のクロックソースは CLKI です。S1D13515/S2D13515 の IO 端子の状
態を、460 ページの表 11-1「S1D13515/S2D13515 のハードリセット端子状態（ホストインタフェース以
外の信号）
」に示します。
表中、PD ＝プルダウン、PU ＝プルアップ、Z ＝ハイインピーダンス、X ＝不明、CLK ＝クロック信号
をそれぞれ示します。
表 11-1 S1D13515/S2D13515 のハードリセット端子状態（ホストインタフェース以外の信号）
S1D13515/S2D13515 の端子端子タイプ
入出力
状態
S1D13515/S2D13515 の端子端子タイプ
入出力
カメラ 1 インタフェース端子
CM1DAT[7:0]
I
I
状態
LCD1 ／カメラ 2 インタフェース端子
FP1IO23
IO
I
PD
FP1IO22
IO
I
PD
CM1CLKIN
I
I
FP1IO21
IO
I
PD
CM1CLKOUT
O
O
0
FP1IO20
IO
I
PD
CM1HREF
I
I
PD
FP1IO19
IO
I
PD
CM1VREF
I
I
PD
FP1IO18
IO
I
PD
CM1FIELD
I
I
PD
FP1IO17
IO
I
PD
SCL
IO
I
PU
FP1IO16
IO
I
PD
SDA
IO
I
PU
FP1IO15
IO
I
PD
FP1IO14
IO
I
PD
FP2IO[27:24]
LCD2 インタフェース端子
O
O
0
FP1IO13
IO
I
PD
FP2IO23
IO
I
PD
FP1IO12
IO
I
PD
FP2IO22
IO
I
PD
FP1IO11
IO
I
PD
FP2IO21
IO
I
PD
FP1IO10
IO
I
PD
FP2IO20
IO
I
PD
FP1IO9
IO
I
PD
FP2IO19
IO
I
PD
FP1IO8
IO
I
PD
FP2IO18
IO
I
PD
FP1IO7
IO
I
PD
FP2IO[17:0]
O
O
0
FP1IO6
IO
I
PD
I
Z
その他の端子
I
PD
PD
FP1IO5
IO
I
PD
CNF0
FP1IO4
IO
I
PD
OSCI
I
I
Z
FP1IO3
IO
I
PD
OSCO
O
O
X
FP1IO2
IO
I
PD
CLKI
I
I
Z
FP1IO1
IO
I
PD
TESTEN
I
I
FP1IO0
IO
I
PD
RESET#
I
I
（注）
Z
IRQ
O
O
0
0
PWM2
O
O
1
SDRAM インタフェース端子
MEMA[12:0]
O
O
MEMBA[1:0]
O
O
0
PWM1
O
O
1
MEMCS#
O
O
1
TCK
I
I
PU
MEMRAS#
O
O
1
TMS
I
I
PU
MEMCAS#
O
O
1
TDI
I
I
PU
MEMWE#
O
O
1
TDO
O
O
0
MEMDQM[3:0]
O
O
1
TRST
I
I
PU
MEMCLK
O
O
CLK
MEMCKE
O
O
1
MEMDQ[31:0]
IO
I
PD
シリアルフラッシュメモリ／ SPI インタフェース端子
SPICS#
O
O
1
SPICLK
O
O
0
SPIDIO
IO
I
PD
I2S オーディオ出力インタフェース端子
WSIO
IO
I
PD
SCKIO
PD
IO
I
SDO
O
O
0
MCLKO
O
O
0
注
通常動作時は TESTEN 端子を VSS に接続してください。
460
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
11. 動作構成と状態
表 11-2 S1D13515/S2D13515 のハードリセット端子状態（ホストインタフェース 1）
Intel80
タイプ 1
8 ビット
イン
ダイレクト
Intel80
タイプ 2
8 ビット
イン
ダイレクト
NEC V850
タイプ 1
8 ビット
イン
ダイレクト
NEC V850
タイプ 2
8 ビット
イン
ダイレクト
ルネサス
SH4
8 ビット
イン
ダイレクト
Intel80
タイプ 1
16 ビット
イン
ダイレクト
Intel80
タイプ 2
16 ビット
イン
ダイレクト
NEC V850
タイプ 1
16 ビット
イン
ダイレクト
NEC V850
タイプ 2
16 ビット
イン
ダイレクト
ルネサス
SH4
16 ビット
イン
ダイレクト
S1D13515/
S2D13515 の
端子
端子
タイプ
入出力
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DIR
PU/D
DB15
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB14
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB13
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB12
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB11
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB10
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB9
IO
I
PU
I
PU
I
PU
I
PU
I
PU
I
-
I
-
I
-
I
-
I
-
DB8
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB7
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB6
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB5
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB4
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB3
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB2
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB1
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
DB0
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
M/R#
IO
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
AB20
IO
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
AB19
IO
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
AB18
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
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Z
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AB17
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Z
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Z
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Z
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Z
I
Z
I
Z
AB16
IO
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
AB15
IO
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
AB14
IO
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
AB13
IO
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
O
1
AB12
IO
O
1
O
1
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1
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1
O
1
O
1
O
1
O
1
O
1
O
1
AB11
IO
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
AB10
IO
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
AB9
IO
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
O
0/PD
AB8
IO
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
AB7
IO
I
PU
I
PU
I
PU
I
PU
I
PU
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PU
I
PU
I
PU
I
PU
I
PU
AB6
IO
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
AB5
I
I
PD
I
PD
I
PD
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PD
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PD
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PD
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PD
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PD
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PD
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PD
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I
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PD
I
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PD
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PD
I
（注 2）
I
Z
I
（注 2）
I
Z
I
Z
BE0#
I
I
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I
（注 1）
Z
I
PD
I
Z
I
PD
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
I
Z
I
（注 2）
Z
I
I
（注 2）
Z
I
BURST#
I
Z
I
Z
BDIP#
I
I
Z
I
Z
I
Z
I
Z
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CNF2
I
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I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
461
11. 動作構成と状態
注
1. Intel 80 系、タイプ 2、インダイレクト、8 ビットのホストインタフェースの場合、BE1# 端子は
HIOVDD に接続してください。
2. Intel 80 系および NEC V850 のタイプ 1、インダイレクト、16 ビットのホストインタフェースの場合、
BE1# と BE0# の端子は「Z」です。このタイプのホストインタフェースでは、BE1# と BE0# はとも
に VSS に接続してください（バイトのイネーブルを用いたバイトアクセスはサポートされません）。
462
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
11. 動作構成と状態
表 11-3 S1D13515/S2D13515 のハードリセット端子状態（ホストインタフェース 2）
Intel80
タイプ 1
8 ビット
ダイレクト
Intel80
タイプ 2
8 ビット
ダイレクト
NEC V850
タイプ 1
8 ビット
ダイレクト
NEC V850
タイプ 2
8 ビット
ダイレクト
ルネサス
SH4
8 ビット
ダイレクト
Intel80
タイプ 1
16 ビット
ダイレクト
Intel80
タイプ 2
16 ビット
ダイレクト
NEC V850
タイプ 1
16 ビット
ダイレクト
NEC V850
タイプ 2
16 ビット
ダイレクト
ルネサス
SH4
16 ビット
ダイレクト
S1D13515/
S2D13515 の
端子
端子
タイプ
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
DB15
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1/PD
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I
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I
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I
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1/PD
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1/PD
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1/PD
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1/PD
O
1/PD
I
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I
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I
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I
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I
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0/PD
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0/PD
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0/PD
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0/PD
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0/PD
I
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I
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I
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I
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DB10
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O
1/PD
O
1/PD
O
1/PD
O
1/PD
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1/PD
I
PD
I
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I
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PU
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Z
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I
Z
I
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DB8
IO
O
1/PD
O
1/PD
O
1/PD
O
1/PD
O
1/PD
I
PD
I
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I
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I
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I
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I
PD
I
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I
PD
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I
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I
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DB6
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I
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I
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I
PD
I
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PD
I
PD
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PD
I
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DB5
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I
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I
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I
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I
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DB4
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I
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I
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DB3
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I
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AB10
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I
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I
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I
PU
I
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PU
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BE1#
IO
I
Z
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I
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I
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Z
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I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
463
11. 動作構成と状態
表 11-4 S1D13515/S2D13515 のハードリセット端子状態（ホストインタフェース 3）
Marvell
PXA3xx
16 ビット
ダイレクト
TI TMS470
16 ビット
イン
ダイレクト
MPC555
16 ビット
イン
ダイレクト
TI TMS470
16 ビット
ダイレクト
MPC555
16 ビット
ダイレクト
SPI2
（カメラ 1 の
ストリーミング）
S1D13515/
S2D13515 の
端子
端子
タイプ
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
入出力
PU/D
DB15
IO
I
PD
I
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PD
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DB8
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M/R#
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Z
AB20
IO
I
Z
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Z
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Z
AB19
IO
I
Z
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Z
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AB18
I
I
Z
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Z
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AB17
IO
I
Z
I
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Z
AB16
IO
O
1
O
1
I
PD
O
1
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O
1
O
1
O
1
AB15
IO
O
1
O
1
I
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O
1
I
PD
O
1
O
1
O
1
AB14
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O
1
O
1
I
PD
O
1
I
PD
O
1
O
1
O
1
AB13
IO
O
1
O
1
I
PD
O
1
I
PD
O
1
O
1
O
1
AB12
IO
O
1
O
1
I
PD
O
1
I
PD
O
1
O
1
O
1
AB11
IO
O
1/PD
O
1/PD
I
PD
O
1/PD
I
PD
O
1/PD
O
1/PD
O
1/PD
I2C
SPI1
AB10
IO
O
1/PD
O
1/PD
I
PD
O
1/PD
I
PD
O
1/PD
O
1/PD
O
1/PD
AB9
IO
O
0/PD
O
0/PD
I
PD
O
0/PD
I
PD
O
0/PD
O
0/PD
O
0/PD
AB8
IO
O
1/PD
O
1/PD
I
PD
O
1/PD
I
PD
O
1/PD
O
1/PD
O
1/PD
AB7
IO
I
PU
I
PU
I
Z
I
PU
I
Z
I
PU
I
PU
I
PU
AB6
IO
I
Z
O
1/PD
I
PD
O
1/PD
I
PD
O
1/PD
O
1/PD
O
1/PD
AB5
I
I
Z
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
AB4
I
I
PD
I
PD
I
PD
I
PD
I
PD
I
Z
I
Z
I
Z
AB3
I
I
PD
I
PD
I
PD
I
PD
I
PD
I
-/PD
I
-/PD
I
Z
AB2
I
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
AB1
I
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
AB0
I
I
Z
I
Z
I
Z
I
PD
I
PD
I
-/PD
I
-/PD
I
PD
BUSCLK
I
I
PD
I
Z
I
Z
I
Z
I
Z
I
PD
I
PD
I
PD
BS#
IO
O
1/PU
I
Z
I
Z
I
Z
I
Z
I
PU
I
PU
I
PU
WAIT#
IO
I
Z
I
Z
I
Z
I
Z
I
Z
I
PU
I
Z
I
Z
RD#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
PD
I
PD
I
PD
RD/WR#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
PD
I
Z
I
Z
CS#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
PD
I
Z
I
Z
BE1#
IO
I
Z
I
Z
I
Z
I
Z
I
Z
I
-/PD
I
-/PD
I
PD
BE0#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
PD
I
Z
I
Z
BURST#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
BDIP#
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
464
TEA#
IO
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
I
PD
CNF1
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
CNF2
I
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
I
Z
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
11. 動作構成と状態
11.2
C33PE 稼働状態
C33PE は、リセット状態から解放されるとアドレス「00D00000h」からリセットベクタを取得します（こ
れはブート ROM です。これはアドレス「04300000h」にもエイリアスが存在／マッピングされていま
す）
。このブート ROM 内のコードは次に示す処理シーケンスを実行します：
• レジスタの初期化を実行し、外部シリアルフラッシュメモリの読み出しを可能にします。
• シリアルフラッシュメモリからファイルシステムを読み出します。
• シリアルフラッシュメモリからのデータ読み出しが異常（チェックサムエラー）である場合、C33PE
はホストからのコマンド待ちのタスクを実行します。
• シリアルフラッシュメモリに有効なデータが存在する場合、ブート ROM は 2 つのファイルを読み
出します。両ファイルには、内部レジスタの設定に用いる初期値が入っています（クロックと PLL
の設定に用いる値を含みます）。それが終わると、次の段階としてすべてのレジスタの設定を行いま
す。
• 2 つのレジスタファイルの設定が問題なく終了すると、ブート ROM は実行するべき起動バッチファ
イルを探します。バッチファイルが存在しない場合、C33PE はホストからのコマンド待ちのタスク
を実行します。バッチファイルが存在する場合、ブート ROM はシリアルフラッシュメモリから
SDRAM にプログラムをロードし、プログラムの実行を開始します。
ホストは REG[001Dh] のビット 0 に 1 を書き込むことによって C33PE をリセットすることができます。
このとき S1D13515/S2D13515 は「C33PE リセット状態」に遷移します。この状態については、466 ペー
ジの 11.3「C33PE リセット状態」を参照してください。
ホストは REG[0084h] のビット 0 に 1 を書き込み（ホストからクロック／ PLL 制御レジスタへの非同期
アクセスが可能になります）、さらに REG[003Ch] のビット 0 に 1 を書き込むことにより、
S1D13515/S2D13515 を「パワーセーブ状態」に移行させることができます。この状態については、466
ページの 11.4「パワーセーブ状態」を参照してください。
ホストは REG[008Ah] のビット 0 に 1 を書き込むことによって S1D13515/S2D13515 を「ソフトリセット
状態」に移行させることができます。この状態については、466 ページの 11.5「ソフトリセット状態」
を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
465
11. 動作構成と状態
11.3
C33PE リセット状態
C33PE リセット状態において C33PE プロセッサはリセット状態に保持されます。この状態はホスト制
御構成において使用できます。このときホストは S1D13515/S2D13515 のリソースを完全に制御下に置
き、C33PE プロセッサのコードがホストの動作を邪魔することがありません。
C33PE のリセット状態を解除するには、ホストが REG[001Dh] のビット 0 に 0 を書き込みます。C33PE
プロセッサはリブートされてリセットベクタを読み出し、ブート ROM 内のコードを実行します。
11.4
パワーセーブ状態
REG[003Ch] のビット 0 に 1 が設定されると必ずこの状態に遷移します。パワーセーブ状態では
S1D13515/S2D13515 のすべてのクロックが停止します（ゲートがオフになります）。一方、PLL は動作
を続けるほか、レジスタ値は保持され、すべての IO 端子の状態も保持されます。REG[003Ch] のビット
0 に 0 が設定されて S1D13515/S2D13515 のパワーセーブ状態が解除されると、クロックは動作を再開し
ます。
パワーセーブ状態中も外部 SDRAM の内容を保持する必要があるときは、ホストが REG[003Ch] のビッ
ト 0 に 1 を書き込んで S1D13515/S2D13515 をパワーセーブ状態にする前に、SDRAM のセルフリフレッ
シュモードを有効にすることが必要です。
11.5
ソフトリセット状態
REG[008Ah] のビット 0 に 1 が設定されると、ソフトリセット状態に遷移します。S1D13515/S2D13515
の大半の部分はリセット状態（ハードリセットに似た状態）に維持されますが、一部のホストインタ
フェースロジックは対象外です。IO 端子の状態はハードリセットと同じであり、可変レジスタ（ホスト
インタフェースに必要なもの以外）がすべてリセットされます。
ソフトリセット状態を解除するには、ホストが REG[008Ah] のビット 0 に 0 を書き込みます。ハードリ
セット状態の解除時と同様、S1D13515/S2D13515 は C33PE 稼働状態に遷移し、ブート ROM 内のコード
の実行を開始します。
466
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
12. 色深度コンバータの機能説明
12. 色深度コンバータの機能説明
色深度コンバータは内蔵 C33PE を補助する装置で、グラフィックスの色深度をアップコンバートまたは
ダウンコンバートします。
注
色深度コンバータ（BPPC）ポートはホストインタフェース経由でアクセスすることができません。ま
た、BPPC ポートとのアクセスは 32 ビット単位で行うことが必要です。
たとえば、32bpp のアンパック形式で動作する内蔵 C33 の場合、1 セットの 32 ビットデータが色深度コ
ンバータに書き込まれて 16bpp（または 8bpp）に変換され、それが特定のメモリ位置に書き込まれます。
アドレス変換とデータ変換の流れを以下に示します。
C33 バス側（常に 24bpp のアンパック）
リードデータ変換
アドレス変換
Input_Address
ライトデータ変換
Read_Data Out
Write_Data In
色深度
データ変換
色深度
データ変換
Read_Data In
Write_Data Out
Input_Offset
Mask
&
色深度
アドレス変換
Output_BppMode
バイト選択
Output_Offset
Output_Address
メモリバス側
図 12-1 色深度変換の機能動作
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
467
12. 色深度コンバータの機能説明
アドレス変換では、バイトのイネーブルによって bpp 値の桁数に応じたアドレスに変換されます。
表 12-1 アドレス変換
選択
変換モード
入力アドレス
出力アドレス
出力バイトのイネーブル
0
無変換
Addr[31:0]
Addr[31:0]
1111
1
8bpp へ
Addr[31:0]
Addr[31:2]
Addr[1:0] = 00, 0001
Addr[1:0] = 01, 0010
Addr[1:0] = 10, 0100
Addr[1:0] = 11, 1000
2
16bpp へ
Addr[31:0]
Addr[31:1]
Addr[0] = 0, 0011
Addr[0] = 1, 1100
C33 からのライトデータは常に 24bpp のアンパックデータであり、ARGB データは 32 ビットのワード
単位で格納されます。この 32 ビットデータは 24bpp データ全体の LSB を変換モードに従って切り詰め
られ、8bpp または 16bpp のデータにパッキングされます。
表 12-2 ライトデータ変換
選択
変換モード
入力データ
出力データ
0
無変換
A[7:0],R[7:0],G[7:0],B[7:0]
A[7:0],R[7:0],G[7:0],B[7:0]
1
8bpp へ
A[7:0],R[7:0],G[7:0],B[7:0]
R[7:5].G[7:5],B[7:6]
2
16bpp へ
A[7:0],R[7:0],G[7:0],B[7:0]
R[7:3].G[7:2],B[7:3]
読み出したデータについては、指定のデータ bpp モードから 32 ビットの ARGB データへのビット拡張
が必要です。アルファ値のバイトは単なるごみデータの可能性があります。RGB の追加データビット
は、圧縮されたカラーチャネルビットの LSB から生成されます。この方法は、カラーランプにおいて勾
配の欠落部分を広げることになります。
468
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
12. 色深度コンバータの機能説明
12.1
システムレベルの接続
色深度コンバータは、メモリマップ型インタフェースを用いて内蔵 C33PE に接続されます。C33 におい
て色深度変換が必要になると、あらかじめ C33 によって設定した色深度変換用のレジスタポートに書き
込みを行います。書き込まれたデータは特定のメモリ領域にマッピングされます。
SDRAM
変換後の
色深度
色深度
コンバータ
メモリマップ型
インタフェース
コード
キャッシュ
スタック
C33PE
コプロセッサ
インタフェース
コプロ RAM
新しい
コプロ
図 12-2 システムレベル接続の機能ブロック図
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
469
13. 表示サブシステム
13. 表示サブシステム
この章では、S1D13515/S2D13515 の表示サブシステムについて詳しく説明します。
注
XGA（1024 × 768）パネルに対応するためには、1 台のパネルで仮想幅ファンクションなしの 1 画面表
示でなければなりません（AUX と OSD 表示をディセーブルにしたメインウィンドウのみのブレンド
モード 0 で REG[0954h]、REG[0955h] のメインウィンドウ仮想幅が REG[0950h]、REG[0951h] のメイン
幅ウィンドウ幅に等しいこと）
。
DRAM のアクセス要因が増えると内部の帯域幅の制約になるかもしれず、帯域幅の処理能力の可用性を
保証するためには個別の状況での評価を行わなければなりません。下記の表は XGA パネルに対応する
ための推奨値を示します。
表 13-1 XGA パネルに対応するための推奨設定
DRAM CLK
(MHz)
PCLK
(MHz)
HT
(REG[4020h] ~ REG[4021h])
100
60
1280
774
60
100
50
1056
774
60
100
65
1402
774
60
13.1
VT
Frame Rate
(REG[402Ah] ~ REG[402Bh])
(Hz)
機能ブロック図
表示サブシステムは、次に示す主要サブブロックで構成されます。
• LCD パネルインタフェース
• ブレンディングエンジン
• ワープ
• 画像フェッチャ
• ブレンディングエンジン用 CH1OUT ライトバック部
• ワープ用ライトバック部
表示サブシステムの機能ブロック図を 472 ページの図 13-1「表示サブシステムの機能ブロック図」に示
します。
パネルインタフェース出力には LCD1 と LCD2 の 2 つがあります。LCD1 は汎用 TFT パネルをサポート
します。LCD2 は LCD1 と同じパネルのほか、デュアルイメージ型のパネルインタフェースをサポート
します。これは、2 つの画像ないしストリームソースから入力されるフレームを 1 フレームの画像ない
しストリームに多重化するものです（EID 社製ダブルスクリーンパネル、シャープ社製 DualView パネ
ル、あるいは同じ画像を 2 方向から表示して 3D 効果を生むパネルなど）。
LCD パネルインタフェースは、パネルの固有タイミングを生成するサブブロックです。同ブロックには
CH1IN、CH2IN、OSDIN という 3 つの入力チャネル（画像ストリーム）が備わっています。CH1 入力ス
トリームの出力先は LCD1 です。CH1 入力のソースは、ブレンディングエンジンの CH1OUT 出力と画
像フェッチャとワープの間で選択可能です。CH2 と OSD の入力ストリームの出力先は LCD2 です。LCD
パネルインタフェースの CH2 入力に対するソースは、ブレンディングエンジンの CH2OUT 出力と
470
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
13. 表示サブシステム
CH1OUT 出力の間で選択可能です。OSD 入力に対するソースは、ブレンディングエンジンの OSDOUT
出力と CH1OUT 出力の間で選択可能です。詳しくは、473 ページの 13.2.1「LCD パネルインタフェー
ス」を参照してください。
ブレンディングエンジンには CH1OUT、CH2OUT、OSDOUT という 3 つの出力ストリームがあり、い
ずれも LCD パネルインタフェースに出力されます。また、MAIN、AUX、OSD という 3 つの入力ウイ
ンドウソース（SDRAM に格納された画像）が備わっています。ブレンディングエンジンには 4 つの動
作モードがあり、出力ストリームに対する入力ウインドウの「ブレンド（混合）
」方法が 4 種類ありま
す。詳しくは、478 ページの 13.2.2「ブレンディングエンジン」を参照してください。
ワープサブモジュールは SDRAM からフレームを読み出し、
「ワープ変形」した画像フレームを生成し
ます。これは（ワープライトブロックサブモジュールを介して）SDRAM に再度書き込むことができま
す。詳しくは、488 ページの 13.2.3「ワープエンジン」を参照してください。
ワープ変形したフレームが SDRAM に再度書き込まれる速度は遅いため、ワープ変形したフレームは画
像フェッチャを用いることによってパネルと同じ速度で SDRAM からフェッチします（新しいフレーム
がまだ準備されていないときはフレームが反復されます）
。画像フェッチャの出力は LCD パネルインタ
フェースの CH1 入力に送られます。このほか、表示するウインドウが 1 つのみ（LCD1）でブレンディ
ングエンジンが不要な場合にも画像フェッチャは使用できます。詳しくは、491 ページの 13.2.6「画像
フェッチャ」を参照してください。
CH1OUT ライトバックサブモジュールの主な用途は、
「ブレンディング」されたフレームを（ブレンディ
ングエンジンの CH1OUT 出力から）SDRAM に再び書き込むことです。そのフレームはワープによって
処理され、
「ブレンディング」かつ「ワープ変形」された画像ないしストリームが生成されます。詳し
くは、490 ページの 13.2.4「CH1OUT ライトバック部」を参照してください。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
471
13. 表示サブシステム
LCD2
LCD1
表示サブシステム
LCD
パネルインタフェース
CH2IN
OSDIN
CH1IN
CH1OUTMODE
CH2OUT
OSDOUT
CH1OUT
ブレンディングエンジンのコア部
AUX
OSD
CH1OUT
ライト
バック部
画像
フェッチャ
ワープ
ワープ用
ライト
バック部
MAIN
ブレンディング
エンジン
VBUS64
SDRAM
インタフェース
図 13-1 表示サブシステムの機能ブロック図
472
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
13. 表示サブシステム
13.2
13.2.1
ハードウェアブロック
LCD パネルインタフェース
LCD パネルインタフェースには 3 つの入力ストリーム（CH1IN、CH2IN、OSDIN）と 2 つの出力パネル
インタフェース（LCD1、LCD2）が備わっています。LCD パネルインタフェースサブブロックの機能ブ
ロック図を以下に示します。
LCD1
LCD2
シリアル
コマンド
インタフェース
タイミング
発生器
タイミング
発生器
シリアル
コマンド
インタフェース
LCD1SCLK
LCD2SCLK
クロストーク補正部
汎用 TFT 向けの
画素処理ロジック
汎用 TFT 向けの
画素処理ロジック
LCD2PCLK
LCD1PCLK
デュアルイメージ多重器
アンパッカ
アンパッカ
FIFO
FIFO
アンパッカ
FIFO
システムクロック
CH2IN
OSDIN
LCD パネルインタフェース
CH1IN
図 13-2 LCD パネルインタフェースの機能ブロック図
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
473
13. 表示サブシステム
LCD1
LCD1 パネルインタフェースに関する信号は FP1IO 端子に割り付けられており、カメラ 2 インタフェー
スと共有および多重化されます。LCD1 は、以下のタイプのパネルインタフェースをサポートします。
• RGB カラー TFT パネル
• 汎用 TFT/TFD インタフェース
• 12/15/16/18 ビットの画素データ出力モード
• シリアルコマンドインタフェース
• a-Si TFT インタフェース（8 ビット）
• uWire インタフェースを備えた TFT（16 ビット）
• エプソン ND-TFD の 4 ピンインタフェース（8 ビット）
• エプソン ND-TFD の 3 ピンインタフェース（9 ビット）
FP1IO 端子に対して LCD1 出力機能を選択するには、REG[4000h] のビット 3 を 0 に設定してください。
LCD1 に関する FP1IO 端子の設定には 4 種類あり、以下に示す 2 つの要因に依存します。
1. LCD2 パネルインタフェースがいずれかの FP1IO 端子を使用するかどうか。以下の設定がすべて成
立する場合、LCD2 パネルインタフェースは FP1IO 端子を使用します：
• REG[4000h] のビット 5 ∼ 4 ＝ 01（EID 社製ダブルスクリーンパネルインタフェースを選択）
• REG[4040h] のビット 0 ＝ 1（EID 社製ダブルスクリーンパネルが TCON 信号を使用）
• REG[4000h]のビット1＝0（I2S/PWM端子はEID社製ダブルスクリーンのTCON信号に使用されない）
2. シリアルコマンドインタフェースが LCD1 に対して有効かどうか（REG[4000h] のビット 2：LCD1
のパネルモード選択によって決まります）
。
上記 1 番が偽である（LCD2 パネルインタフェースが FP1IO 端子を使用しない）場合、LCD1 出力の画
素データ幅は 16 ビット（REG[4000h] のビット 2 ＝ 1：シリアルコマンドインタフェースが LCD1 に対
して有効）または 18 ビット（REG[4000h] のビット 2 ＝ 0：シリアルコマンドインタフェースが LCD1
に対して無効）です。
注
LCD1 インタフェース端子が 16 ビットの画素データ幅に設定されている場合、REG[4001h] のビット 1
∼ 0 は 01 または 10 であることが必要です。LCD1 インタフェース端子が 18 ビットの画素データ幅に設
定されている場合、REG[4001h] のビット 1 ∼ 0 は 10 であることが必要です。
上記 2 番が真である（LCD2 パネルインタフェースが FP1IO 端子を使用する）場合、LCD1 出力の画素
データ幅は 12 ビット（REG[4000h] のビット 2 ＝ 1：シリアルコマンドインタフェースが LCD1 に対し
て有効）または 15 ビット（REG[4000h] のビット 2 ＝ 0：シリアルコマンドインタフェースが LCD1 に
対して無効）です。
注
LCD1 インタフェース端子が 12 ビットの画素データ幅に設定されている場合、REG[4001h] のビット 1
∼ 0 は 00、01、または 10 であることが必要です。LCD1 インタフェース端子が 15 ビットの画素データ
幅に設定されている場合、REG[4001h] のビット 1 ∼ 0 は 01 または 10 であることが必要です。
474
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
13. 表示サブシステム
LCD1 に対するシリアルコマンドインタフェース（有効な場合）の種類は、REG[4016h] のビット 7 ∼ 5
によって決まります。REG[4016h] には、同インタフェースに関するその他の制御ビットも設定されま
す。同インタフェースのシリアルデータは REG[401Ch] ∼ REG[401Fh] に書き込まれます。
LCD1 パネルインタフェースの出力とタイミングに関する設定可能なパラメータは、REG[4002h] ∼
REG[4015h]、REG[4060h]、REG[4080h] ∼ REG[408Ch]、および REG[40B0h] です。
LCD パネルインタフェースの CH1IN 入力に関する設定可能なパラメータは、REG[4062h] ∼ REG[4065h]
です。
LCD2
LCD2 パネルインタフェースに関する信号は主に FP2IO 端子に割り付けられていますが、TCON 信号を
用いる EID 社製ダブルスクリーンパネルインタフェースが有効な場合には、一部の FP1IO 端子または
I2S+PWM 端子も合わせて使用されます。LCD2 は、以下のタイプのパネルインタフェースをサポートし
ます：
• RGB カラー TFT パネル
• 汎用 TFT/TFD インタフェース
• 16/18 ビットの画素データ出力
• シングルイメージ（通常）またはダブルイメージ（多重化。シャープ社製 DualView または EID 社
製ダブルスクリーンパネルで使用）の画素データストリーム
• シリアルコマンドインタフェース
• a-Si TFT インタフェース（8 ビット）
• uWire インタフェースを備えた TFT（16 ビット）
• エプソン ND-TFD の 4 ピンインタフェース（8 ビット）
• エプソン ND-TFD の 3 ピンインタフェース（9 ビット）
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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475
13. 表示サブシステム
LCD2 端子には次に示す 5 つのモードが設定できます。
表 13-2 LCD2 のモード設定
0
1
画素データ幅
24 ビット
18 ビット
使用できる GPIO
—
GPIO4
GPIO5
シリアルコマンド
インタフェース
なし
あり
LCD2 端子のモード
2
3
4
18 ビット
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
18 ビット
18 ビット
—
GPIO4
GPIO5
なし
なし
なし
パネルインタフェースタ
イプ
汎用 RGB
または
EID 社製ダブルスクリーン（TCON は無効）
EID 社製ダブル
スクリーン
（TCON は有効）
シャープ社製 DualView
REG[4000h] の
ビット 5 ∼ 4
REG[4040h] の
ビット 0
REG[4000h] のビット 5 ∼ 4 ＝ 00
または
REG[4000h] のビット 5 ∼ 4 ＝ 01、かつ
REG[4040h] のビット 0 ＝ 0
REG[4000h] の
ビット 5 ∼ 4 ＝ 01、
かつ REG[4040h] の
ビット 0 ＝ 1
REG[4000h] の
ビット 5 ∼ 4 ＝ 10
00 または 10
00 または 10
010（18 ビット）
または
011（24 ビット）
010（18 ビット）
または
011（24 ビット）
01
10
00
（RGB 8:8:8、（RGB 6:6:6、（RGB 6:6:6、
REG[4000h] の
シリアル
シリアル
シリアル
ビット 7 ∼ 6
コマンド
コマンド
コマンド
（LCD2 パネルモード）
インタ
インタ
インタ
フェースなし）フェースあり）フェースなし）
010
010
REG[4001h] の
（18
ビット）
（18
ビット）
011
または
または
ビット 6 ∼ 4
（24 ビット）
011
011
（LCD2 パネルデータ幅）
（24 ビット）（24 ビット）
—
REG[4000h] のビット 1
過剰分の EID TCON
信号に対して使用する
端子
—
0
1
—
FP1IO
I2S / PWM
—
LCD2 に対するシリアルコマンドインタフェース（有効な場合）の種類は、REG[4034h] のビット 7 ∼ 5
によって決まります。REG[4034h] には、同インタフェースに関するその他の制御ビットも設定されま
す。同インタフェースのシリアルデータは REG[403Ah] ∼ REG[403Dh] に書き込まれます。
LCD2 パネルインタフェースの出力とタイミングに関する設定可能なパラメータは、REG[4020h] ∼
REG[4033h]、REG[4070h]、REG[4090h] ∼ REG[409Ch]、および REG[40B1h] です。
LCD パネルインタフェースの CH2IN および OSDIN 入力に関する設定可能なパラメータは、
REG[4072h]
∼ REG[4077h] です。
EID 社製ダブルスクリーンパネルモードに関する設定可能なパラメータは、REG[4040h] ∼ REG[404Fh]
です。
シャープ社製DualViewパネルモードに関する設定可能なパラメータは、
REG[4050h]∼REG[4056h]です。
476
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13. 表示サブシステム
デュアルイメージモード以外（REG[4000h] のビット 5 ∼ 4 ＝ 00）のとき、LCD2 出力に送られる画像
ストリームの入力元は、LCD パネルインタフェースブロックの CH2IN 入力になります。
デュアルイメージモード（REG[4000h] のビット 5 ∼ 4 ＝ 01 または 10）のとき、LCD2 出力に送られる
画像ストリームの画像データは、図 13-3 に示す多重化画素データフォーマットとして解釈されます：
R L R L R L R L R L R L
11 11 11 12 12 12 13 13 13 14 14 14 ピクセル
(1,5)
R G B R G B R G B R G B
ピクセル
(1,W)
L R L R L R L R L R L R
21 21 21 22 22 22 23 23 23 24 24 24 ピクセル
(2,5)
R G B R G B R G B R G B
ピクセル
(2,W)
ピクセル
(3,1)
ピクセル
(3,W)
ピクセル
(3,2)
W × H ピクセル
ピクセル
(H,1)
ピクセル
(H,W)
図 13-3 デュアルイメージによる多重化画素データフォーマット
表示に際して左画像と右画像が定義されます。第 1 画素では、赤色と青色のデータが右画像の画素 (1,1)
に対応し、緑色のデータが左画像の画素 (1,1) に対応します。第 2 画素では、赤色と青色のデータが左
画像の画素 (1,2) に対応し、緑色のデータが右画像の画素 (1,2) に対応します。左画像の画素 (1,2) におけ
る赤色と青色のデータはコピーされ、左画像の画素 (1,1) における赤色と青色のデータとして使用され
ます。また、左画像の画素 (1,1) における緑色のデータはコピーされ、左画像の画素 (1,2) における緑色
のデータとして使用されます。同様に、右画像の画素 (1,1) と画素 (1,2) に対する赤、緑、青のデータが
共有されます。左右の画素データの多重化処理がフレームの残り部分に対して反復されます（画像ソー
スによる画素データの半分は LCD パネルインタフェースブロックによって廃棄されます）。
LCD2 がデュアルイメージ出力に設定されている場合、REG[4073h] のビット 5 ∼ 4 の設定によって左右
の画像ソースを以下に示す 4 通りに設定できます。
表 13-3 デュアルイメージのソース選択
REG[4073h] のビット 5 ∼ 4
左画像
右画像
00
CH2IN
CH2IN
01
OSDIN
OSDIN
10
OSDIN
CH2IN
11
CH2IN
OSDIN
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13. 表示サブシステム
クロック
LCD パネルインタフェースの入力ソース（CH1IN、CH2IN、OSDIN）はシステムクロックをもとに動作
します。2 つのパネルインタフェース（LCD1 と LCD2）は、独立に設定可能な独自のピクセルクロック
をもとに動作します。LCD パネルインタフェースの入力に設けられた FIFO は、システムクロック領域
と LCD1/LCD2 のクロック領域との間の画素データのバッファリングに用いられます。LCD1 と LCD2
のシリアルコマンドインタフェースにおいても、独立して設定可能なクロック周波数が存在します。
両パネルインタフェースに対するピクセルクロックとシリアルクロックは、LCD のクロックパス（PLL2
出力または CLKI/OCS 入力）から得られます。LCD1 のピクセルクロック（LCD1PCLK）の分周比は
REG[0030h] を用いて、また LCD2 のピクセルクロック（LCD2PCLK）の分周比は REG[0031h] を用いて
それぞれ設定できます。さらに、LCD1 のシリアルクロック（LCD1SCLK）の分周比は REG[0032h] を
用いて、また LCD2 のシリアルクロック（LCD2SCLK）の分周比は REG[0033h] を用いてそれぞれ設定
できます。
13.2.2
ブレンディングエンジン
ブレンディングエンジンには、CH1OUT、CH2OUT、OSDOUT という 3 つの画像ストリーム出力パイプ
（チャネル）が備わっています。
ブレンディングエンジンの機能ブロック図を以下に示します。
CH2OUT
OSDOUT
CH1OUT
ブレンディングエンジン
ブレンドコントローラ
AUX
フェッチャ
OSD
フェッチャ
MAIN
フェッチャ
VBUS64
図 13-4 ブレンディングエンジンの機能ブロック図
478
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13. 表示サブシステム
ブレンディングエンジンには MAIN、AUX、OSD という 3 つの独立したソースウインドウ（SDRAM 内
のフレームないし画像）が定義されています。また、この 3 つのウインドウに対して 3 つの独立した入
力フェッチ用バッファ（パイプ）が設けられています。この 3 つのウインドウの組み合わせによってそ
れぞれ CH1OUT、CH2OUT、OSDOUT という 3 つの独立した出力ストリームが生成されます。ブレン
ディングエンジンには以下に示す 4 つの動作モードがあります。
表 13-4 ブレンディングエンジンの動作モード
モード
CH1OUT
CH2OUT
OSDOUT
備考
0
MAIN ＋
AUX ＋
OSD
—
—
MAIN は常に最下層です。OSD と AUX の上下関係
は決まっていません（レジスタで設定できます）。
OSD と AUX のウインドウはレジスタの設定によっ
てオン／オフの調節が可能です。
1
MAIN ＋
OSD
AUX
—
OSD は MAIN および AUX の両方と併用できませ
ん。OSD ウインドウはレジスタの設定によってオ
ン／オフの調節が可能です。
2
MAIN
AUX ＋
OSD
—
OSD は MAIN および AUX の両方と併用できませ
ん。OSD ウインドウはレジスタの設定によってオ
ン／オフの調節が可能です。
3
MAIN
AUX
OSD
「ブレンド」は行われません。3 つの入力ストリー
ムが 3 つの出力ストリームに送出されます。
ブレンドモードは REG[09A0h] のビット 1 ∼ 0 を用いて設定できます。
注
OSD ウインドウまたは AUX ウインドウがサブウインドウの場合、そのサイズは背景ウインドウより小
さいことが必要です。
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13. 表示サブシステム
モード 0
モード 0（REG[09A0h] のビット 1 ∼ 0 ＝ 00）では CH1OUT 出力のみが有効であり、MAIN、AUX、OSD
のウインドウが上下に重なります。MAIN ウインドウ（背景）が最下層です。AUX ウインドウと OSD
ウインドウの大きさは、MAIN ウインドウと同じかそれより小さいことが必要です。
• MAIN ウインドウの幅および高さは、
それぞれ REG[0950h] ∼ REG[0951h] と REG[0952h] ∼ REG[0953h]
を用いて設定します。
• AUX ウインドウの幅および高さは、
それぞれ REG[0970h] ∼ REG[0971h] と REG[0972h] ∼ REG[0973h]
を用いて設定します。
• OSD ウインドウの幅および高さは、
それぞれ REG[0990h] ∼ REG[0991h] と REG[0992h] ∼ REG[0993h]
を用いて設定します。
• AUX ウインドウと OSD ウインドウの上下関係は、REG[09A0h] のビット 2 を用いて設定します。
• CH1OUT 出力のオン／オフは REG[0900h] のビット 0 を用いて設定します。
• AUX ウインドウのオン／オフは REG[0960h] のビット 4 を、また OSD ウインドウのオン／オフは
REG[0980h] のビット 4 を用いて設定できます。
• MAIN ウインドフェッチャウ上の AUX および OSD ウインドウの位置（X オフセットと Y オフセット
のピクセル数）は独立に設定できます。
AUX ウインドウの X オフセットは REG[0976h] ∼ REG[0977h]、
Y オフセットは REG[0978h] ∼ REG[0979h] を用いて設定します。OSD ウインドウの X オフセットは
REG[0996h] ∼ REG[0997h]、Y オフセットは REG[0998h] ∼ REG[0999h] を用いて設定します。
CH1OUT
+
AUX
フェッチャ
OSD
フェッチャ
ブレンディングエンジン
MAIN
フェッチャ
VBUS64
図 13-5 ブレンドモード 0 の表示パス
480
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13. 表示サブシステム
モード 1
モード 1（REG[09A0h] のビット 1 ∼ 0 ＝ 01）では CH1OUT 出力と CH2OUT 出力が有効であり、OSDOUT
出力が無効です。CH1OUT 出力では MAIN ウインドウの上に OSD ウインドウが重なっており、CH2OUT
出力は AUX ウインドウです。OSD ウインドウの大きさは、MAIN ウインドウと同じかそれより小さく
することが可能です。
• MAIN ウインドウの幅および高さは、
それぞれ REG[0950h] ∼ REG[0951h] と REG[0952h] ∼ REG[0953h]
を用いて設定します。
• AUX ウインドウの幅および高さは、
それぞれ REG[0970h] ∼ REG[0971h] と REG[0972h] ∼ REG[0973h]
を用いて設定します。
• OSD ウインドウの幅および高さは、
それぞれ REG[0990h] ∼ REG[0991h] と REG[0992h] ∼ REG[0993h]
を用いて設定します。
• CH1OUT 出力のオン／オフは REG[0900h] のビット 0 を用いて設定します。OSD ウインドウのオン／
オフは REG[0980h] のビット 4 を用いて設定できます。
• CH2OUT 出力のオン／オフは REG[0920h] のビット 0 を用いて設定します。
• MAIN ウインドウ内での OSD ウインドウの X オフセットと Y オフセットは、
それぞれ REG[0996h] ∼
REG[0997h] と REG[0998h] ∼ REG[0999h] を用いて設定します。
CH2OUT
CH1OUT
+
AUX
フェッチャ
OSD
フェッチャ
ブレンディングエンジン
MAIN
フェッチャ
VBUS64
図 13-6 ブレンドモード 1 の表示パス
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481
13. 表示サブシステム
モード 2
モード 2（REG[09A0h] のビット 1 ∼ 0 ＝ 10）では CH1OUT 出力と CH2OUT 出力が有効であり、OSDOUT
出力が無効です。CH1OUT 出力は MAIN ウインドウで、CH2OUT 出力では AUX ウインドウの上に OSD
ウインドウが重なっています。OSD ウインドウの大きさは、AUX ウインドウと同じかそれより小さく
することが可能です。
• MAIN ウインドウの幅および高さは、
それぞれ REG[0950h] ∼ REG[0951h] と REG[0952h] ∼ REG[0953h]
を用いて設定します。
• AUX ウインドウの幅および高さは、
それぞれ REG[0970h] ∼ REG[0971h] と REG[0972h] ∼ REG[0973h]
を用いて設定します。
• OSD ウインドウの幅および高さは、
それぞれ REG[0990h] ∼ REG[0991h] と REG[0992h] ∼ REG[0993h]
を用いて設定します。
• CH1OUT 出力のオン／オフは REG[0900h] のビット 0 を用いて設定します。
• CH2OUT 出力のオン／オフは REG[0920h] のビット 0 を用いて設定します。OSD ウインドウのオン／
オフは REG[0980h] のビット 4 を用いて設定できます。
• AUX ウインドウ内での OSD ウインドウの X オフセットと Y オフセットは、それぞれ REG[0996h] ∼
REG[0997h] と REG[0998h] ∼ REG[0999h] を用いて設定します。
CH2OUT
CH1OUT
ブレンディングエンジン
+
AUX
フェッチャ
OSD
フェッチャ
MAIN
フェッチャ
VBUS64
図 13-7 ブレンドモード 2 の表示パス
482
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13. 表示サブシステム
モード 3
モード 3（REG[09A0h] のビット 1 ∼ 0 ＝ 11）では CH1OUT、CH2OUT、OSDOUT の出力がすべて有効
です。CH1OUT 出力は MAIN ウインドウ、CH2OUT 出力は AUX ウインドウ、OSDOUT 出力は OSD ウ
インドウです（各出力には 1 つのウインドウのみが対応し、オーバーレイはありません）
。
• MAIN ウインドウの幅および高さは、
それぞれ REG[0950h] ∼ REG[0951h] と REG[0952h] ∼ REG[0953h]
を用いて設定します。
• AUX ウインドウの幅および高さは、
それぞれ REG[0970h] ∼ REG[0971h] と REG[0972h] ∼ REG[0973h]
を用いて設定します。
• OSD ウインドウの幅および高さは、
それぞれ REG[0990h] ∼ REG[0991h] と REG[0992h] ∼ REG[0993h]
を用いて設定します。
• CH1OUT 出力のオン／オフは REG[0900h] のビット 0 を用いて設定します。
• CH2OUT 出力のオン／オフは REG[0920h] のビット 0 を用いて設定します。
• OSDOUT 出力のオン／オフは REG[0930h] のビット 0 を用いて設定します。
CH2OUT
OSDOUT
CH1OUT
ブレンディングエンジン
AUX
フェッチャ
OSD
フェッチャ
MAIN
フェッチャ
VBUS64
図 13-8 ブレンドモード 3 の表示パス
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483
13. 表示サブシステム
CH1OUT/CH2OUT/OSDOUT のピクセルフォーマット
ブレンディングエンジンにおける CH2OUT 出力のピクセルフォーマットは、LCD パネルインタフェー
スブロックにおける CH2IN のピクセルフォーマット（REG[4072h] のビット 2 ∼ 0）によって決まりま
す。ブレンディングエンジンにおける OSDOUT 出力のピクセルフォーマットは、LCD パネルインタ
フェースブロックにおける OSDIN のピクセルフォーマット（REG[4073h] のビット 2 ∼ 0）によって決
まります。
ブレンディングエンジンにおける CH1OUT 出力のピクセルフォーマットは、その画像ストリームの出
力先に応じて以下のように決まります。
• CH1OUT の画像ストリームが CH1OUT ライトバックブロックに送出される（REG[0900h] のビット 1
＝ 1）とき、そのピクセルフォーマットは CH1OUT ライトバックのピクセルフォーマットビット
（REG[0900h] のビット 5 ∼ 4）によって決まります。
• CH1OUT の画像ストリームが LCD パネルインタフェースの CH1IN 入力に送出される（REG[0900h] の
ビット 1 ＝ 0、REG[09C8h] のビット 1 ∼ 0 ＝ 00）とき、そのピクセルフォーマットは LCD パネルイ
ンタフェースの CH1IN のピクセルフォーマット（REG[4062h] のビット 2 ∼ 0）によって決まります。
• CH1OUT の画像ストリームが LCD パネルインタフェースの CH2IN 入力に送出される（REG[0900h] の
ビット 1 ＝ 0、REG[09C8h] のビット 1 ∼ 0 ≠ 00、REG[09C8h] のビット 2 ＝ 1）とき、そのピクセル
フォーマットは LCD パネルインタフェースの CH2IN のピクセルフォーマット（REG[4072h] のビット
2 ∼ 0）によって決まります。
• CH1OUT の画像ストリームが LCD パネルインタフェースの OSDIN 入力に送出される（REG[0900h]
のビット 1 ＝ 0、REG[09C8h] のビット 1 ∼ 0 ≠ 00、REG[09C8h] のビット 2 ＝ 0、REG[09C8h] のビッ
ト 3 ＝ 1）とき、そのピクセルフォーマットは LCD パネルインタフェースの OSDIN のピクセルフォー
マット（REG[4073h] のビット 2 ∼ 0）によって決まります。
484
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13. 表示サブシステム
MAIN/AUX/OSD に関する設定可能パラメータ
ブレンディングエンジンに備わる 3 つのソースウインドウ（MAIN、AUX、OSD）には、それぞれ専用
のピクセルフェッチャが備わっています。各ピクセルフェッチャに対して BUFFER0 および BUFFER1
という 2 組のフレームバッファが定義されています。この 2 面のバッファはフレームダブルバッファリ
ング処理（後述）に用いられ、フレームの連続表示に際してティアリングのないフレーム切り替えを実
現します。
MAIN、AUX、
OSDの各ウインドウに対するフレームバッファアドレスは、以下のレジスタで指定します：
• REG[0948h] ∼ REG[094Bh] ＝ MAIN 用バッファ 0 の開始アドレス
• REG[094Ch] ∼ REG[094Fh] ＝ MAIN 用バッファ 1 の開始アドレス
• REG[0968h] ∼ REG[096Bh] ＝ AUX 用バッファ 0 の開始アドレス
• REG[096Ch] ∼ REG[096Fh] ＝ AUX 用バッファ 1 の開始アドレス
• REG[0988h] ∼ REG[098Bh] ＝ OSD 用バッファ 0 の開始アドレス
• REG[098Ch] ∼ REG[098Fh] ＝ OSD 用バッファ 1 の開始アドレス
一般的に、MAIN 関連レジスタは REG[094xh] ∼ REG[095xh]、AUX 関連レジスタは REG[096xh] ∼
REG[097xh]、OSD 関連レジスタは REG[098xh] ∼ REG[099xh] にあります。
MAIN/AUX/OSD ウインドウについては、上記以外に次のような設定パラメータがあります：
• MAIN/AUX/OSDウインドウのピクセルフォーマットは、REG[0940h] / REG[0960h] / REG[0980h]のビッ
ト 3 ∼ 2 で指定します。使用できるフォーマットは RGB 3:3:2、RGB 5:6:5、RGB 8:8:8 です。このほ
か、OSD ウインドウでは次に示すアルファブレンディングフォーマットがサポートされます：ARGB
4:4:4:4、ARGB 1:5:5:5、ARGB 8:5:6:5。OSD ウインドウ／レイヤに関するアルファブレンディング
フォーマットの有効／無効は REG[09A0h] のビット 3 によって指定し、ARGB フォーマットは
REG[0980h] のビット 3 ∼ 2 において選択します。OSD レイヤのアルファブレンディングについては
487 ページの「OSD レイヤのアルファブレンディング」を参照してください。
• MAIN/AUX/OSD ウインドウの画像は、REG[0940h] / REG[0960h] / REG[0980h] のビット 0 を 1 に設定
することで「空白化」する（ある一定のピクセルカラーで塗りつぶす）ことができます。
「空白色」は
REG[0944h] ∼ REG[0946h] / REG[0964h] ∼ REG[0966h] / REG[0984h] ∼ REG[0986h] において指定しま
す。なお、ピクセルフェッチャはフレームバッファからの画素データの取得を継続しますが転送はせ
ず（
「吸収」し）
、それを「空白色」で置き換えます。
• MAIN/AUX/OSD ウインドウは、REG[0940h] / REG[0960h] / REG[0980h] のビット 5 を 1 に設定するこ
とで（X 軸を中心として）垂直反転できます。
• MAIN/AUX/OSD ウインドウは、REG[0940h] / REG[0960h] / REG[0980h] のビット 6 を 1 に設定するこ
とで（Y 軸を中心として）水平反転できます。
• MAIN/AUX/OSD ウインドウは、REG[0940h] / REG[0960h] / REG[0980h] のビット 7 を 1 に設定するこ
とで「ラインダブル」モードに設定できます。このモードでは、SDRAM に格納されるソース画像の
ライン数が表示ライン数の半分しかなく、ソース画像の各ラインが 2 回繰り返されます。その主な使
用目的は、カメラインタフェースから SDRAM に書き込まれるインターレース画像の表示です。
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485
13. 表示サブシステム
• MAIN/AUX/OSD ウインドウのソース画像は、表示画像より大きい仮想画像とすることが可能です。そ
うすることで、大きなソース画像の中において MAIN/AUX/OSD ウインドウの「パン操作」が行えま
す。ソース画像の次ラインに移動するためのアドレス移動は、Virtual Width Register（REG[0954h] ∼
REG[0955h] / REG[0974h] ∼ REG[0975h] / REG[0994h] ∼ REG[0995h]）を用いて指定します。より大き
い仮想ソース画像の左上角を基準とする表示画像の左上角の位置は、X オフセットを Input X Offset
Register（REG[095Ah] ∼ REG[095Bh] / REG[097Ah] ∼ REG[097Bh] / REG[099Ah] ∼ REG[099Bh]）に
おいて、また Y オフセットを Input Y Offset Register（REG[095Ch] ∼ REG[095Dh] / REG[097Ch] ∼
REG[097Dh] / REG[099Ch ∼ REG[099Dh]）においてそれぞれ指定します。図 13-9「仮想ソースウイン
ドウの例」に一例を示します。
• MAIN/AUX/OSD ウインドウに対する画像は「ラインバイライン方式」または「タイル状フレーム方
式」のいずれかで格納できます。フレーム画素に対するメモリ使用方式は、REG[0940h] / REG[0960h] /
REG[0980h] のビット 1 によって指定します。メモリ内の画素に関するこの 2 つの方式については、493
ページの 13.3「フレームのメモリ格納方式」を参照してください。
フレームバッファ0/1 の開始アドレス
仮想ウインドウ幅
入力 Y オフセット
入力 X オフセット
（ピクセルフォーマット＝
RGB 3:3:2, 1 バイト／ピクセル）
ウインドウ
高さ
表示ウインドウ
ウインドウ幅
仮想ウインドウ
図 13-9 仮想ソースウインドウの例
注
OSD ウインドウまたは AUX ウインドウがサブウインドウの場合、そのサイズは背景ウインドウより小
さいことが必要です。
486
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13. 表示サブシステム
OSD レイヤのアルファブレンディング
ブレンディングエンジンがモード 0、1、2 のとき、OSD ウインドウ／レイヤと MAIN レイヤおよび AUX
レイヤとのアルファブレンディングが可能です。
ブレンディングエンジンがモード 0 のとき、OSD レイヤはその下にあるレイヤとアルファブレンドされ
ます。
「AUX が上」のビット（REG[09A0h] のビット 2）が 0 に設定されている場合、OSD レイヤはそ
の下にある AUX レイヤおよび MAIN レイヤとアルファブレンドされます。
「AUX が上」のビットが 1
のとき、OSD レイヤは MAIN レイヤとのみアルファブレンドされます。
ブレンディングエンジンがモード 1 のとき、OSD レイヤは MAIN レイヤとアルファブレンドされます。
ブレンディングエンジンがモード 2 のとき、OSD レイヤは AUX レイヤとアルファブレンドされます。
OSD レイヤのアルファブレンディングには 2 つのモードがあります。モードは OSD アルファフォーマッ
トのイネーブルビット（REG[09A0h] のビット 3）によって決まります。このビットが 0 のとき、OSD
ソース画像のピクセルフォーマットは RGB 3:3:2 / RGB 5:6:5 / RGB 8:8:8 であり、アルファ値をもちませ
ん。REG[09A1h]（8 ビットのアルファ値）の設定により、ある共通のアルファ値が OSD レイヤの全画
素に適用されます。一方、このビットが 1 のとき、OSD ソース画像のピクセルフォーマットは ARGB
4:4:4:4 / ARGB 1:5:5:5 / ARGB 8:5:6:5 であり、個々の画素に対してアルファ値をもちます。
アルファブレンディングロジックは 8 ビットのアルファ値をもとに機能します。
「FFh」のアルファ値は、
OSD 画素が完全に有効である（上側にある）ことを意味します。逆に、0 のアルファ値は、OSD 画素が
完全に無効であることを意味します。ARGB 4:4:4:4 フォーマットではアルファ値は 4 ビットしかないた
め、この 4 ビットを 2 つ合わせて 8 ビットのアルファ値とします（上位と下位の 4 ビットが同じです）。
また、ARGB 1:5:5:5 フォーマットではアルファ値は 1 ビットのみです。このビットが 0 のとき、8 ビッ
トのアルファ値 00h が生成されます。このビットが 1 のときは、生成するアルファ値を ARGB 1:5:5:5 の
アルファ比選択ビット（REG[09A0h] のビット 4）の設定によって 50%（80h）から 75%（C0h）の間で
選択できます。
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（Rev. 1.7）
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487
13. 表示サブシステム
13.2.3
ワープエンジン
ワープエンジンは、SDRAM に格納されたソースフレームないし画像をワープ変形します。このほか、
ワープエンジンは出力画像に輝度効果をもたらし、選択した領域やブロックの輝度を上げることもでき
ます。ワープ変形したフレームは SDRAM の別の位置に（ワープ用ライトバックブロックを用いて）書
き戻すことができます。
ワープブロックがフレームを SDRAM に書き戻すときは、画像フェッチャを用いることによってワープ
変換フレームを LCD パネルのリフレッシュレート（一般に 60Hz）で取得し、LCD パネルインタフェー
スに送ります。ブレンディングエンジンとワープの処理はそれより遅いフレームレートで動作できるた
めに帯域需要が節約できる一方、画像フェッチャは速いフレームレートで動作するため、パネルのリフ
レッシュレート条件を満たすことができます。
ワープ変形処理
ワープエンジンは出力画像を N × M ピクセルのブロックに分割します。N × M ピクセルの各ブロック
には (X,Y) オフセット値が与えられ、入力画像ソースにおける当該画素のフェッチ位置がそれによって
決まります（各 N × M ブロック内の全画素は、共通する 1 つの (X,Y) オフセット値を共有します）。出
力画像の全ブロックに対する (X,Y) オフセット値は、「オフセットテーブル」を用いて指定されます。
フェッチする入力画素について算出される座標が入力ソース画像の境界外にはみ出る場合は、設定可能
な背景（
「塗りつぶし」）用のピクセルカラーが代わりに使用されます。オフセットテーブルの値は出力
画像のワープ特性を決定します。
入力ソース画像のサイズは出力画像のサイズより大きくてもよく、設定可能な Input X Offset Register と
Y Offset Register を用いることによって出力画像がそれより大きい入力画像を「パン操作」することがで
きます。
輝度補正
輝度補正はワープ変形後に出力画像に対して実施されます。この出力画像も N × M ピクセルのブロッ
クに分割され、各ブロック内の画素には共通のルミナンス（画素輝度）値が与えられます。出力画像の
全ブロックに対する輝度値は輝度テーブルを用いて指定されます。各 N × M ブロックの明るさ効果は
輝度テーブルを用いてもたらされます。
ワープの設定
ワープ変形処理に関する設定可能レジスタは以下のとおりです：
• REG[0400h] のビット 0 は、ワープ変形処理の有効／無効を指定します。
• REG[0400h] のビット 4 は、ワープ変形処理における双線形平滑化（隣接画素との平均化）の有効／無
効を指定します。
• REG[0444h] ∼ REG[0447h] は、SDRAM におけるオフセットテーブルのアドレスを指定します。
• REG[0440h] は、ワープ変形処理におけるブロックサイズを指定します。
• REG[0420h] ∼ REG[0423h] ＝入力画像バッファ 0 の開始アドレス
• REG[0424h] ∼ REG[0427h] ＝入力画像バッファ 1 の開始アドレス
488
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13. 表示サブシステム
• REG[0414h] ∼ REG[0415h] は、ワープエンジンの出力画像幅を指定します。
• REG[0416h] ∼ REG[0417h] は、ワープエンジンの出力画像高さを指定します。
• REG[0410h] ∼ REG[0411h] は、ワープエンジンの入力画像幅を指定します。
• REG[0412h] ∼ REG[0413h] は、ワープエンジンの入力画像高さを指定します。
• REG[0434h] ∼ REG[0435h] は、入力ソース画像の左上角を基準とする X オフセット（ピクセル数）を
指定します。これは、出力画像に対するパン処理ウインドウの左上角がある位置です。
• REG[0436h] ∼ REG[0437h] は、入力ソース画像の左上角を基準とする Y オフセット（ピクセル数）を
指定します。これは、出力画像に対するパン処理ウインドウの左上角がある位置です。
• ワープエンジンの入出力画像に対するピクセルフォーマットは REG[0400h] のビット 3 によって指定
します（RGB 3:3:2 または RGB 5:6:5）。
• REG[0430h] ∼ REG[0432h] は、ワープエンジンの背景色を指定します。
輝度補正の設定
輝度補正に関する設定可能レジスタは以下のとおりです：
• REG[0400h] のビット 1 は、輝度効果の有効／無効を指定します。
• REG[0400h] のビット 5 は、輝度補正における双線形平滑化（隣接画素との平均化）の有効／無効を指
定します。
• REG[0454h] ∼ REG[0457h] は、SDRAM における輝度テーブルのアドレスを指定します。
• REG[0450h] は、輝度補正におけるブロックサイズを指定します。
• REG[0452h] のビット 0 は、黒色の画素に輝度効果を適用するかどうかを指定します。
• REG[0452h] のビット 1 は、背景色に輝度効果を適用するかどうかを指定します（算出される入力画素
位置が入力ソース画像の境界外にはみ出る場合は背景色が使用されます）。
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489
13. 表示サブシステム
13.2.4
CH1OUT ライトバック部
ブレンディングエンジンの CH1OUT 出力画像ストリームは、CH1OUT ライトバックブロックを用いて
SDRAM に書き戻すことができます。この経路が使用できるケースに、
「ブレンド」された画像ストリー
ム（たとえばブレンドモード＝ 0）が後処理（ワープ変形など）された後に LCD パネルに表示される
ケースがあります。
CH1OUT ライトバックには以下に示す設定機能があります：
• REG[0904h] ∼ REG[0907h] ＝ CH1OUT ライトバックのバッファ0 に対する開始アドレス（書き込み用）
• REG[0908h] ∼ REG[090Bh] ＝ CH1OUT ライトバックのバッファ1 に対する開始アドレス（書き込み用）
• ブレンディングエンジンの CH1OUT 出力が有効（REG[0900h] のビット 0 ＝ 1）
、かつ「CH1OUT モー
ド」ビットが 1 に設定されている（REG[0900h] のビット 1 ＝ 1）とき、CH1OUT ライトバックブロッ
クは有効になります。
• CH1OUT ライトバックのピクセルフォーマットは、REG[0900h] のビット 5 ∼ 4 で指定します。
• CH1OUT ライトバックの出力画像ストリームは、REG[0900h] のビット 3 を 1 に設定することで（X 軸
を中心として）垂直反転できます。
• CH1OUT ライトバックの出力画像ストリームは「ラインバイライン方式」または「タイル状フレーム
方式」のいずれかで格納できます。フレーム画素に対するメモリ使用方式は、REG[0900h] のビット 2
によって指定します。メモリ内の画素に関するこの 2 つの方式については、493 ページの 13.3「フレー
ムのメモリ格納方式」を参照してください。
13.2.5
ワープ用ライトバック部
ワープブロックの出力画像ストリームは、ワープ用ライトバックブロックを用いて SDRAM に書き戻す
ことができます。この経路を使用すれば、VBUS64 における帯域の制約が回避できます。この制約があ
ると、ワープブロックの処理が LCD パネルインタフェースのフレームレートに追いつけない可能性が
あります。この方式では、ワープ変形した画像ストリームをそれより遅いフレームレートで SDRAM に
書き戻せる一方、MAIN、AUX、OSD、または画像フェッチャブロックを用いることにより、ワープ変
形した画像ストリームをより高いパネルフレームリフレッシュレートで表示することが可能です。
ワープ用ライトバックには以下に示す設定機能があります：
• REG[09D0h] ∼ REG[09D3h] ＝ワープ用ライトバックのバッファ0 に対する開始アドレス（書き込み用）
• REG[09D4h] ∼ REG[09D7h] ＝ワープ用ライトバックのバッファ1 に対する開始アドレス（書き込み用）
• ワープ用ライトバックのピクセルフォーマットは、ワープブロックのピクセルフォーマットビット
（REG[0400h] のビット 3）によって指定します。
• ワープ用ライトバックの出力画像ストリームは、REG[09CAh] のビット 5 を 1 に設定することで（X
軸を中心として）垂直反転できます。
• ワープ用ライトバックの出力画像ストリームは「ラインバイライン方式」または「タイル状フレーム
方式」のいずれかで格納できます。フレーム画素に対するメモリ使用方式は、REG[09CAh] のビット
7 によって指定します。メモリ内の画素に関するこの 2 つの方式については、493 ページの 13.3「フ
レームのメモリ格納方式」を参照してください。
490
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S1D13515/S2D13515テクニカルマニュアル
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13. 表示サブシステム
13.2.6
画像フェッチャ
画像フェッチャが主に使用されるのは、ワープが有効であり、かつ VBUS64 の帯域制限によってワープ
ブロックがパネルのリフレッシュレートでフレームを処理できないケースです。その場合、ワープ用ラ
イトバックの使用によってワープの出力フレームをより遅いフレームレートで SDRAM に書き戻したあ
と、ワープ変形した画像を画像フェッチャによってパネルの速度で表示します。このほか、単なるシン
グルウインドウ（オーバーレイウインドウ不使用）の汎用ピクセルフェッチャとして画像フェッチャを
使用することもできます。
画像フェッチャには以下に示す設定機能があります：
• REG[09C0h] ∼ REG[09C1h] は、画像フェッチャの出力画像幅を指定します。
• REG[09C2h] ∼ REG[09C3h] は、画像フェッチャの出力画像高さを指定します。
• REG[09B8h] ∼ REG[09BBh] ＝画像フェッチャのバッファ 0 の開始アドレス
• REG[09BCh] ∼ REG[09BFh] ＝画像フェッチャのバッファ 1 の開始アドレス
• 画像フェッチャの出力は、REG[09B0h] のビット 4 を用いてオン／オフします。
• 画像フェッチャの画像のピクセルフォーマットは、LCD パネルインタフェースにおける CH1IN 入力
フォーマットレジスタ（REG[4062h] のビット 2 ∼ 0）によって決まります。
• 画像フェッチャの画像は、REG[09B0h] のビット 0 を 1 に設定することで「空白化」する（ある一定
のピクセルカラーで塗りつぶす）ことができます。
「空白色」は REG[09B4h] ∼ REG[09B6h] において
指定します。なお、画像フェッチャはフレームバッファからの画素データの取得を継続しますが転送
はせず（
「吸収」し）
、それを「空白色」で置き換えます。
• 画像フェッチャの画像は、REG[09B0h] のビット 5 を 1 に設定することで（X 軸を中心として）垂直
反転できます。
• 画像フェッチャの画像は、REG[09B0h] のビット 6 を 1 に設定することで（Y 軸を中心として）水平
反転できます。
• 画像フェッチャの画像は、REG[09B0h] のビット 7 を 1 に設定することで「ラインダブル」モードに
設定できます。このモードでは、SDRAM に格納されるソース画像のライン数は表示されるライン数
の半分しかなく、ソース画像の各ラインが 2 回繰り返されます。その主な目的は、カメラインタフェー
スから SDRAM に書き込まれるインターレース画像の表示です。
• 画像フェッチャのソース画像は、表示画像より大きい仮想画像とすることが可能です。そうすること
で、より大きなソース画像の中において表示される画像フェッチャの画像の「パン操作」が行えます。
ソース画像の次ラインに移動するためのアドレス移動は、Virtual Width Register（REG[09C4h] ∼
REG[09C5h]）を用いて指定します。より大きい仮想ソース画像の左上角を基準とする表示画像の左上
角の位置は、X オフセットを Input X Offset Register（REG[09AAh] ∼ REG[09ABh]）において、また Y
オフセットを Input Y Offset Register（REG[09ACh] ∼ REG[09ADh]）においてそれぞれ指定します。
• 画像フェッチャの画像は「ラインバイライン方式」または「タイル状フレーム方式」のいずれかで格
納できます。フレーム画素に対するメモリ使用方式は、REG[09B0h] のビット 1 によって指定します。
メモリ内の画素に関するこの 2 つの方式については、493 ページの 13.3「フレームのメモリ格納方式」
を参照してください。
S1D13515/S2D13515テクニカルマニュアル
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491
13. 表示サブシステム
13.2.7
LCD パネルインタフェースに関する入力指定用レジスタ
S1D13515/S2D13515 には、LCD パネルインタフェースブロックの CH1IN、CH2IN、OSDIN 入力に送出
する画像ストリームを選択するための設定可能レジスタが備わっています。
LCD パネルインタフェースの CH1IN 入力に対する画像ストリームは、REG[09C8h] のビット 1 ∼ 0 に
よって以下の 3 つのソースから選択できます：
• ブレンディングエンジンの CH1OUT 出力（REG[09C8h] のビット 1 ∼ 0 ＝ 00）
• ワープブロックの出力（REG[09C8h] のビット 1 ∼ 0 ＝ 01）
• 画像フェッチャの出力（REG[09C8h] のビット 1 ∼ 0 ＝ 10）
LCD パネルインタフェースの CH2IN 入力に対する画像ストリームは、REG[09C8h] のビット 2 によって
以下の 2 つのソースから選択できます：
• ブレンディングエンジンの CH2OUT 出力（REG[09C8h] のビット 2 ＝ 0）
• ブレンディングエンジンの CH1OUT 出力（REG[09C8h] のビット 2 ＝ 1）
LCD パネルインタフェースの OSDIN 入力に対する画像ストリームは、REG[09C8h] のビット 3 によって
以下の 2 つのソースから選択できます。
• ブレンディングエンジンの OSDOUT 出力（REG[09C8h] のビット 3 ＝ 0）
• ブレンディングエンジンの CH1OUT 出力（REG[09C8h] のビット 3 ＝ 1）
492
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
13. 表示サブシステム
13.3
フレームのメモリ格納方式
フレームないし画像は、従来の「ラインバイライン方式」または「タイル状フレーム方式」のいずれか
の書き込み方式によって表示メモリ（SDRAM）に格納されます。
13.3.1
ラインバイライン方式
この画像記憶方法では、各画素がラインごとに格納されます。フレーム画像の左上の画素がアドレスオ
フセット 0 に格納され、フレーム第 1 ラインを左から右に進むにつれてアドレスが増加します。第 1 ラ
インの末尾まで来ると、次の画素は第 2 ラインの一番左に格納され、以下、それが繰り返されます。こ
れは従来の記憶方法です。
8bpp の 64 × 32 フレームをラインバイライン方式でメモリに格納する例を下の図に示します。
アドレス
0
64 ピクセル
63
64
127
32 ピクセル
1984
2047
図 13-10 64 × 32 フレームにおけるラインバイライン方式の格納例
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493
13. 表示サブシステム
13.3.2
タイル状フレーム方式
この画像記憶方法ではフレームが 8 × 8 ピクセルのブロックに分割されます。左上角のブロックがアド
レスオフセット 0 に置かれ、その右側のブロックが次に続きます。ブロック第 1 行の右端にあるブロッ
クの次はブロック第 2 行の左端のブロックであり、以下、それが繰り返されます。この方式は、各ブ
ロック内が「ラインバイライン」方式で格納され、8 × 8 ピクセルのブロックが「ローバイロー」方式
で格納される方式です。
注
タイル状フレーム方式では、フレームの幅と高さが 8 の倍数であることが必要です。
8bpp の 64 × 32 フレームをタイル状フレーム方式でメモリに格納する例を下の図に示します。
ブロック 0
0
8
56
ブロック 1
7
9
64
63
120
ブロック 7
71
448
455
127
504
511
ブロック 9
ブロック 8
ブロック 15
512
519
576
583
960
967
568
575
632
639
1016
1023
ブロック 25
ブロック 24
ブロック 31
1536
1543
1600
1607
1984
1991
1592
1599
1656
1663
2040
2047
図 13-11 64 × 32 フレームにおけるタイル状フレーム方式の格納例
タイル状フレーム方式は OpenGL-ES/OpenVG による画像レンダリングに適しています。これは、それら
が 8 × 8 ピクセルのブロック単位で機能するためです。画像をタイル状フレームの形式で扱うことによ
り、8 × 8 ピクセルのブロックに対するバースト転送が SDRAM との間で効率的に行えます。
494
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（Rev. 1.7）
13. 表示サブシステム
13.4
13.4.1
フレームダブルバッファリング処理
概要
S1D13515/S2D13515 には、システム内の画像ストリーム（フレーム）の流れに対して設定可能な複数の
経路（パス）が存在します。すべてのフレームは外部 SDRAM に格納ないしバッファリングされますが、
その際、メモリとの間のフレームの読み書きに対して正しい順序付けが必要です。この項で説明するフ
レームダブルバッファリング処理は、フレームの読み書きに対して正しい順序付けを行うために
S1D13515/S2D13515 に実装されているものです。フレームダブルバッファリング処理を記述するため、
システムにはフレームプロデューサとフレームコンシューマが定義されています。
プロデューサは、画像のシーケンスないしストリームをメモリに書き込みます。メモリに画像をロード
する主体として、ハードウェアブロックまたはソフトウェア／ファームウェアが可能です。
S1D13515/S2D13515 にはプロデューサとなるハードウェアブロックが 5 つあります。具体的には、カメ
ラ 1 画像ライタ、カメラ 2 画像ライタ、CH1OUT ライトバック部、ワープ用ライトバック部、そしてス
プライトエンジンです。
コンシューマは、画像のシーケンスないしストリームを表示や後処理のためにメモリから読み出すハー
ドウェアブロックです。S1D13515/S2D13515 には 5 つのコンシューマがあります。具体的には、MAIN
フェッチャ、AUX フェッチャ、OSD フェッチャ、画像フェッチャ、そしてワープエンジンです。
プロデューサとコンシューマ間のフレームレートは同じとは限らず、非同期のこともあります。した
がって、
「ティアリング」防止のためにフレームダブルバッファリング処理が必要になります。プロ
デューサとコンシューマの間にバッファが 1 つしかないと、コンシューマによるフレームの読み出しが
終わっていない段階でプロデューサが次のフレームをバッファに書き込み始めると、
「ティアリング」と
いう現象が発生します。
システムに備わる各コンシューマハードウェアブロックは、5 つのプロデューサハードウェアブロック
のうちの 1 つだけと接続するように設定できるほか、プロデューサを画像やフレームのメモリ書き込み
を行うソフトウェアもしくはファームウェアとすることもできます。プロデューサとコンシューマの各
組に対して 1 つの「接続」が定義されます。各「接続」にはバッファ 0 およびバッファ 1 という 2 つの
フレームバッファが定義されます。プロデューサは空いているフレームバッファにしか書き込みを行え
ず、コンシューマは有効な内容（完全なフレームのデータ）をもつフレームバッファからしか読み出し
を行えません。プロデューサとコンシューマの間には次図に示す制御信号接続も定義されています。
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EPSON
495
13. 表示サブシステム
SETFRM0
SETFRM1
入力
フレーム
プロデューサ
コンシューマ
FRM0RDY
出力
フレーム
FRM1RDY
CURRFRM
メモリ
（バッファ0/ バッファ1）
図 13-12 フレームダブルバッファリングにおける制御信号
FRM0RDY と FRM1RDY は、コンシューマ内に設けられたステータスビットです。FRM0RDY はバッ
ファ 0 に、FRM1RDY はバッファ 1 においてそれぞれコンシューマが読み出せる有効な画像が用意でき
ているかどうかを示します。CURRFRM は、コンシューマが現在読み出しないし処理しているフレーム
バッファを示します。
FRM0RDY と FRM1RDY の設定はプロデューサ（プロデューサからの SETFRM0/SETFRM1 信号）のみ
が行え、そのクリア処理はコンシューマのみが行えます。
初期時点において FRM0RDY、FRM1RDY、CURRFRM はすべて 0 であると仮定されます。このことは
両方のフレームバッファともに未準備であることを意味し、プロデューサは最初にバッファ 0 に対して
書き込みを行います。
プロデューサとコンシューマの処理フローチャートを次項で示します。
496
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（Rev. 1.7）
13. 表示サブシステム
13.4.2
フレームプロデューサのフローチャート
リセット／ディセーブル
イネーブル
N
次フレームは
書き込み可？
N
次フレームは
書き込み可？
Y
N
Y
FRM0RDY = 0?
N
FRM1RDY = 0?
Y
Y
バッファ0 に
書き込み
バッファ1 に
書き込み
パルス
SETFRM0 = 1
パルス
SETFRM1 = 1
図 13-13 フレームプロデューサのフローチャート
フレームダブルバッファリング処理のプロデューサに関する第一のガイドラインは、対応するビットが
0 である（フレームバッファが空きであることを示す）ときにのみフレームバッファへの書き込みを行
う点です。両方のステータスビットが 1 であるときに新たなフレームがプロデューサへ送られてきた場
合、プロデューサはその新着フレームを「吸収」（廃棄）します。コンシューマのフレームレート（消
費速度）がプロデューサより遅い場合は、両方のステータスビットが 1 となってプロデューサへの新着
フレームが廃棄されるケースが周期的に発生することになります。
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497
13. 表示サブシステム
13.4.3
フレームコンシューマのフローチャート
リセット／ディセーブル
イネーブル
N
FRM0RDY = 1?
Y
バッファ0 から
フレームを
読み出し／処理
N
FRM1RDY = 1?
バッファ1 から
フレームを
読み出し／処理
N
FRM0RDY = 1?
Y
Y
FRM0RDY (= 0)
をクリア
FRM1RDY (= 0)
をクリア
CURRFRM = 1
CURRFRM = 0
図 13-14 フレームコンシューマのフローチャート
コンシューマは、対応するステータスビットが 1 である（フレームバッファが使用可能であることを示
す）ときにのみフレームバッファからの読み出しや処理を行います。最初は両方のステータスビットは
0 であり、CURRFRM も 0 です。コンシューマは FRM0RDY が High になるのを待ってからバッファ 0
の処理を行います。バッファ 0 の処理が完了したら、FRM1RDY のビットが 1（バッファ 1 が使用可）
かどうかチェックします。FRM1RDY が 0（バッファ 1 は使用不可）の場合、コンシューマは次の出力
フレームについて再度バッファ 0 からの読み出しないし処理を行います。バッファ 0 に対する読み出し
ないし処理は、FRM1RDY が 1 になるまで続けられます。FRM1RDY が 1 になるとコンシューマは
FRM0RDY のビットをクリアして 0 にし、CURRFRM に 1 を設定します。そして、次の出力フレームに
関するデータの読み出しないし処理をバッファ 1 に対して行います。
498
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13. 表示サブシステム
CURRFRM が 1 の間にコンシューマがバッファ1 に対するフレームの読み出しないし処理を完了すると、
次に FRM0RDY が 1（バッファ 0 が使用可）かどうかをチェックします。FRM0RDY が 0（バッファ 0
は使用不可）の場合、コンシューマは次の出力フレームについて再度バッファ 1 からの読み出しないし
処理を行います。バッファ 1 に対する読み出しないし処理は、FRM0RDY が 1 になるまで繰り返されま
す。
FRM0RDY が 1 になるとコンシューマは FRM1RDY のビットをクリアして 0 にし、
さらに CURRFRM
もクリアして 0 にします。そして、次の出力フレームに関するデータの読み出しないし処理をバッファ
0 に対して行います。このように 2 面のバッファを連続して切り替えることにより、プロデューサとコ
ンシューマの間で「ティアリングのない」フレームのストリーミングが実現します。
フレームダブルバッファリング処理のコンシューマに関する第一のガイドラインは、他面のバッファが
使用不可のときに同じフレームバッファに対する読み出しや処理を繰り返す点です。
13.4.4
フレームダブルバッファリング制御に関するレジスタ
ハードウェアまたはソフトウェア／ファームウェアによるフレーム制御
コンシューマとなる 5 つのハードウェアブロックのそれぞれに HW/SW フレーム制御ビットが用意され
ており、対応するプロデューサがハードウェアブロックかソフトウェア／ファームウェアかを選択でき
ます。このビットが 0 のときはソフトウェア／ファームウェアが FRM0RDY ビットと FRM1RDY ビッ
トを設定し、コンシューマハードウェアと協調してフレームダブルバッファリング処理を実現します。
このビットが 1 のときは、ハードウェアブロック（プロデューサ）が FRM0RDY ビットと FRM1RDY
ビットの設定を行います。5 つのコンシューマのそれぞれに対応する HW/SW フレーム制御ビットは以
下のレジスタにあります：
• REG[09D8h] のビット 0 ＝ MAIN フェッチャ
• REG[09D9h] のビット 0 ＝ AUX フェッチャ
• REG[09DAh] のビット 0 ＝ OSD フェッチャ
• REG[09DBh] のビット 0 ＝画像フェッチャ
• REG[0400h] のビット 6 ＝ワープエンジン
Frame Control/Status Register
5 つのコンシューマのそれぞれに対して Frame Control/Status Register が用意されています。レジスタの
ビット 2 は CURRFRM ステータス（読み出し専用）です。また、ビット 1 は FRM1RDY ビット、ビッ
ト 0 は FRM0RDY ビットです。5 つのコンシューマに対する Frame Control/Status Register は以下のレジ
スタにおいてアクセスされます：
• REG[0942h]のビット2∼0＝MAINフェッチャ
（ビット2は読み出し専用、
ビット1∼0は読み書き可能）
• REG[0962h] のビット 2 ∼ 0 ＝ AUX フェッチャ（ビット 2 は読み出し専用、
ビット 1 ∼ 0 は読み書き可能）
• REG[0982h] のビット 2 ∼ 0 ＝ OSD フェッチャ（ビット 2 は読み出し専用、
ビット 1 ∼ 0 は読み書き可能）
• REG[09B2h] のビット 2 ∼ 0 ＝画像フェッチャ
（ビット 2 は読み出し専用、ビット 1 ∼ 0 は読み書き可能）
• REG[0408h] のビット 2 ∼ 0 ＝ワープエンジンのステータス（読み出し専用）
• REG[040Ah] のビット 1 ∼ 0 ＝ワープエンジンに対する FRM0RDY と FRM1RDY の設定（書き込み専用）
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499
13. 表示サブシステム
ソフトウェア／ファームウェアによるフレーム制御が選択された場合は、ソフトウェア／ファームウェ
アが FRM0RDY/FRM1RDY ビットに 1 を書き込んでこれを 1 に設定します。FRM0RDY/FRM1RDY ビッ
トのクリアはコンシューマハードウェアが行い、ソフトウェア／ファームウェアがそのビットに 0 を書
き込んでも何も起きません。
フレーム制御信号の選択
コンシューマに対してハードウェアのフレーム制御を選択した場合、コンシューマの「接続」相手とな
るプロデューサのハードウェアブロックを選択する必要があります。プロデューサとコンシューマ間に
おけるフレーム制御信号の「接続」の様子を下の図に示します。
SETFRM0
SETFRM1
SETFRM0, SETFRM1
SETFRM0, SETFRM1
他の 4 つのプロデューサ
ハードウェアブロック
からの信号
コンシューマ
FRM0RDY
ハードウェアフレーム
制御元ビット
プロデューサ
FRM1RDY
CURRFRM
FRM0RDY
FRM1RDY
CURRFRM
FRM0RDY, FRM1RDY, CURRFRM
他の 4 つのコンシューマ
ハードウェアブロックからの信号
ハードウェアフレーム
制御先ビット
図 13-15 フレーム制御信号の選択
各プロデューサには、SETFRM0/SETFRM1 の出力組と FRM0RDY/FRM1RDY/CURRFRM の入力組が備
わっています。また、各コンシューマには SETFRM0/SETFRM1 の入力組と
FRM0RDY/FRM1RDY/CURRFRM の出力組が備わっています。各プロデューサに入力される
FRM0RDY/FRM1RDY/CURRFRM の入力組については、その入力元を 5 つのコンシューマから選択でき
ます（フレーム制御元ビット）。また、各コンシューマに入力される SETFRM0/SETFRM1 の入力組につ
いては、その入力元を 5 つのプロデューサから選択できます（フレーム制御先ビット）
。
各コンシューマに入力される SETFRM0/SETFRM1 入力を選択するレジスタは次のとおりです：
• REG[09D8h] のビット 6 ∼ 4 ＝ MAIN フェッチャのハードウェアフレーム制御元
• REG[09D9h] のビット 6 ∼ 4 ＝ AUX フェッチャのハードウェアフレーム制御元
• REG[09DAh] のビット 6 ∼ 4 ＝ OSD フェッチャのハードウェアフレーム制御元
• REG[09DBh] のビット 6 ∼ 4 ＝画像フェッチャのハードウェアフレーム制御元
• REG[09DCh] のビット 6 ∼ 4 ＝ワープエンジンのハードウェアフレーム制御元
500
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13. 表示サブシステム
各プロデューサに入力されるFRM0RDY/FRM1RDY/CURRFRM入力を選択するレジスタは次のとおりで
す：
• REG[09DEh] のビット 3 ∼ 0 ＝カメラ 1 ライタのハードウェアフレーム制御先
• REG[09DEh] のビット 7 ∼ 4 ＝カメラ 2 ライタのハードウェアフレーム制御先
• REG[09DFh] のビット 3 ∼ 0 ＝ CH1OUT ライトバック部のハードウェアフレーム制御先
• REG[09DFh] のビット 7 ∼ 4 ＝ワープ用ライトバック部のハードウェアフレーム制御先
• REG[09DDh] のビット 3 ∼ 0 ＝スプライトエンジンのハードウェアフレーム制御先
たとえば、カメラ 2 ライタ（プロデューサ）と AUX フェッチャ（コンシューマ）との間に「接続」を
設定したい場合、
REG[09D9h]のビット6∼4を001に設定（AUXフェッチャに対するSETFRM0/SETFRM1
信号の入力元にカメラ 2 ライタを選択）し、REG[09DEh] のビット 7 ∼ 4 を 0010 に設定（カメラ 2 ライ
タに対する FRM0RDY/FRM1RDY/CURRFRM 信号の入力元に AUX フェッチャを選択）します。
フレームダブルバッファリングのディセーブル
各プロデューサハードウェアは、フレームダブルバッファのディセーブルビットを使ってダブルバッ
ファ処理を無効にすることができます。フレームダブルバッファを無効にすると、プロデューサは常に
バッファ 0 にのみ書き込みを行います。5 つのプロデューサのそれぞれは以下のビットを使ってフレー
ムダブルバッファをイネーブル／ディセーブルします：
• REG[09DCh] のビット 0 ＝ワープ用ライトバック部
• REG[09DCh] のビット 1 ＝ CH1OUT ライトバック部
• REG[09DCh] のビット 2 ＝カメラ 1 ライタ
• REG[09DCh] のビット 3 ＝カメラ 2 ライタ
• REG[5000h] のビット 1 ＝スプライトエンジン
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501
13. 表示サブシステム
13.5
ガンマ補正ルックアップテーブル
S1D13515/S2D13515 にはルックアップテーブル（LUT）構成が備わっており、LCD2 のガンマ補正に使
用することができます。ガンマ補正が有効な場合、LCD2 上のすべての有効ウインドウを含むディスプ
レイ全体に対して色補正が適用されます。
LCD2 のガンマ補正 LUT は、バンク A とバンク B の形で配置されます。この形態により、片方のバン
クをガンマ補正に使用している間にもう片方のバンクの設定が行えます。各バンクは、8 ビットの RGB
色成分のそれぞれに対して独立したテーブルをもちます。各色成分のテーブルには 512 のインデックス
値があり、それが 2 つのセグメントに分割されます。セグメント 1 には 0 ∼ 255 番のインデックス値が、
セグメント 2 には 256 ∼ 511 番のインデックス値が対応します。
LCD2 のガンマ補正 LUT の設定と使い方については、436 ページ以降の「REG[40A0h] LCD2 Gamma LUT
Data Port」∼「REG[40A3h] LCD2 Gamma LUT Configuration Register 1」を参照してください。
ガンマ補正 LUT の構成を次図に示します。
502
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13. 表示サブシステム
バンク B の赤色 LUT
（512 × 8 ビット）
0
1
2
バンク A の赤色 LUT（512 × 8 ビット）
8 ビットの赤色データ
バンク選択
（REG[40A2h] のビット 2）
0
1
2
254
255
256
257
258
セグメント選択
（REG[40A2h] のビット 1）
セグメント 1 番
254
255
256
257
258
8 ビットの赤色データ
セグメント 1 番
セグメント 2 番
510
511
セグメント 2 番
510
511
バンク B の緑色 LUT（512 × 8 ビット）
0
1
2
バンク A の緑色 LUT
（512 × 8 ビット）
セグメント 1 番
8 ビットの緑色データ
0
1
2
254
255
256
257
258
254
255
256
257
258
8 ビットの緑色データ
セグメント 1 番
セグメント 2 番
510
511
セグメント 2 番
510
511
バンク B の青色 LUT（512 × 8 ビット）
0
1
2
バンク A の青色 LUT（512 × 8 ビット）
8 ビットの青色データ
0
1
2
254
255
256
257
258
セグメント 1 番
254
255
256
257
258
8 ビットの青色データ
セグメント 1 番
セグメント 2 番
510
511
セグメント 2 番
510
511
図 13-16 ルックアップテーブルの構成
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503
14. I2Sオーディオ出力インタフェース
14. I2S オーディオ出力インタフェース
14.1
動作概要
S1D13515/S2D13515
ホスト
または
C33
または
SDRAM
DMA
I2S DMA バッファ0
I2S DMA バッファ1
I2S
DMA
コントローラ
I2S
FIFO
I2S
DAC
コントローラ
外部
DAC
ヘッドホン
などの
I2S 装置
図 14-1 I2S インタフェースの概略図
I2S オーディオ出力ロジックには 16 バイトの FIFO が備わり、I2S の同期シリアル出力ストリームに対
して 16 ビットの PCM オーディオデータを供給します。I2S DMA コントローラブロックは PCM オー
ディオデータをメモリから読み出して FIFO に書き込みます。FIFO には設定可能なしきい値（REG[0104h]
のビット 5 ∼ 2）があります。これは、書き込みデータ量の増加を I2S DMA コントローラに要求する際
に使用されます。FIFO のバイト数がしきい値と同じかそれより少ない場合、I2S DMA コントローラは
次の 32 ビット（4 バイト）値を FIFO に書き込むように要求を受けます。
I2S DMA コントローラに対しては I2S DMA バッファ 0 と I2S DMA バッファ 1 という 2 面のバッファが
メモリ内に定義されています。メモリ内におけるバッファの位置は、REG[0148h] ∼ REG[014Bh] および
REG[014Ch] ∼ REG[014Fh] を用いて設定できます。両バッファのサイズも REG[0152h] ∼ REG[0153h]
を用いて設定できます。I2S インタフェースが無効（REG[0104h] のビット 0 ＝ 0）になると、I2S DMA
コントローラの内部アドレスポイントはバッファ 0 の開始アドレスにリセットされます。I2S インタ
フェースを有効にするときは、オーディオデータ生成器によってオーディオデータの最初のブロックを
あらかじめバッファ 0 に書き込んでおく必要があります。
I2S インタフェースが有効になって FIFO から要求を受けると、I2S DMA コントローラはバッファ 0 の
第 1 アドレスから 32 ビットの値を読み出して FIFO に書き込み、内部アドレスポインタを 4 増やします。
I2S DMA コントローラがバッファ 0 の最後のデータを読み終わったら（そのサイズは REG[0152h] ∼
REG[0153h] で指定されます）、I2S DMA 割り込みステータスビット（REG[0154h] のビット 3）が 1 に設
定され、I2S DMA コントローラは使用バッファをバッファ 1 に切り替えます。I2S DMA コントローラ
がバッファ 1 からの読み出しを行っている間、オーディオデータ生成器はバッファ 0 への新規データ書
き込みが行えます。
I2S DMA コントローラがバッファ 1 の処理を終えたら I2S DMA 割り込みステータスビットに 1 を設定
し、読み出し先をバッファ 0 に戻します。I2S インタフェースが有効であるかぎり、I2S DMA コントロー
ラは 2 面のバッファを切り替え続けます。I2S DMA バッファ選択ステータスビット（REG[0154h] のビッ
ト 1）は、I2S DMA コントローラが現在読み出しを行っているバッファを示します。
注
パフォーマンス上の理由により、I2S DMA バッファは 0400_0000h ∼ 0401_7FFFh の内蔵 RAM 領域に置
くことを強く推奨します。ただし、適性動作にとって、この内蔵 RAM 領域を使用する C33 動作が必要
な場合を除きます。
504
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14. I2Sオーディオ出力インタフェース
14.2
オーディオデータフォーマットとメモリ内の構成
I2S インタフェースは、REG[0104h] のビット 7 を用いてモノかステレオのいずれかに設定できます。WS
信号は、High と Low の期間が 16 SCK 周期ずつあります。モノモードでは、各 WS 周期について 1 つの
16 ビット PCM 値が FIFO から読み出されます。WS が High のときは 16 ビットの単独値がシフトアウト
され、WS が Low のときは同じ値が繰り返されます。
ステレオモードでは、各 WS 周期について 2 つの 16 ビット PCM 値が FIFO から読み出されます。I2S イ
ンタフェースが最初にイネーブルされたとき、
シフトアウトされた最初の 16 ビットデータが常に左チャ
ネルデータとされ、シフトアウトされた 2 番目の 16 ビットデータが右チャネルデータとされます。そ
れ以後の 16 ビットデータについては、左右のチャネルデータが交互に切り替わります。モノモードで
は 1 つの 16 ビットデータが FIFO から読み出されて 2 回シフトアウトされます（すなわち、左右のチャ
ネルに対して同じデータが繰り返されます）
。ステレオモードでは、I2S インタフェースからシフトアウ
トされた各 16 ビットについて 1 つの 16 ビットデータが FIFO から読み出されます。
モノモードの場合、メモリに格納された 16 ビットの PCM オーディオデータが 1 つのモノオーディオ
データサンプルであり、これはバッファのベースアドレスから始まります。
ステレオモードの場合、バッファのベースアドレスに格納された最初の 16 ビットデータが常に左チャ
ネルデータとなり、右チャネルデータが 2 のオフセットでそのあとに続きます。
14.3
WS の極性
REG[0100h] のビット 5 は、左右のチャネルデータに関する WS 信号の極性を決定します。REG[0100h]
のビット 5 ＝ 0 のとき、左チャネルデータは WS ＝ 1、右チャネルデータは WS ＝ 0 です。逆に、
REG[0100h] のビット 5 ＝ 1 のとき、左チャネルデータは WS ＝ 0、右チャネルデータは WS ＝ 1 です。
14.4
チャネルデータの空白化
REG[0100h] のビット 6 を使えば右チャネルデータの「空白化」
（シフトアウトした 16 ビットデータが 0
になる）が行えます。REG[0100h] のビット 6 ＝ 0 のとき、右チャネルデータは「空白化」されません。
REG[0100h] のビット 6 ＝ 1 のとき、右チャネルデータは「空白化」されます。ステレオモードの場合、
右チャネルデータについて FIFO から読み出された値は「吸収」
（廃棄）され、シフトアウトされませ
ん。オーディオ生成器は右チャネルに対してメモリないしバッファ内に「ダミー」データを生成するこ
とが必要です。
REG[0100h] のビット 7 を使えば左チャネルデータの「空白化」
（シフトアウトした 16 ビットデータが 0
になる）が行えます。REG[0100h] のビット 7 ＝ 0 のとき、左チャネルデータは「空白化」されません。
REG[0100h] のビット 7 ＝ 1 のとき、左チャネルデータは「空白化」されます。ステレオモードの場合、
左チャネルデータについて FIFO から読み出された値は「吸収」
（廃棄）され、シフトアウトされませ
ん。オーディオ生成器は左チャネルに対してメモリないしバッファ内に「ダミー」データを生成するこ
とが必要です。
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505
14. I2Sオーディオ出力インタフェース
14.5
SDO に関する WS タイミング
16 ビットデータの SDO/SCK におけるシフトアウトが WS の立ち上がり／立ち下がりエッジのどのタイ
ミングで行われるかは、REG[0100h] のビット 3 によって選択できます。REG[0100h] のビット 3 ＝ 0 の
とき、16 ビット PCM データの第 1 ビットが SDO においてシフトアウトされるタイミングは、WS の立
ち上がり／立ち下がりエッジから 1 SCK クロックサイクル後になります。REG[0100h] のビット 3 ＝ 1
のとき、16 ビット PCM データの第 1 ビットは WS の立ち上がり／立ち下がりエッジと同じエッジにお
いてシフトアウトされます。
14.6
PCM データのビット順序
REG[0100h] のビット 2 は、SDO においてシフトアウトされるビットの順序を決定します。REG[0100h]
のビット 2 ＝ 0 のとき、16 ビット PCM データの MSB（最上位ビット）が最初にシフトアウトされま
す。REG[0100h] のビット 2 ＝ 1 のときはビット順序が反転し、16 ビット PCM データの LSB（最下位
ビット）が最初にシフトアウトされます。
14.7
WS/SCK 信号の方向
I2S インタフェースに関する WS 信号と SCK 信号は、S1D13515/S2D13515 または外部ソースのいずれか
によって生成できます。I2S インタフェースのクロックソースは REG[0100h] のビット 0 と REG[0101h]
のビット 0 を用いて選択します。I2S インタフェースの WS 信号と SCK 信号に対するクロックソースに
S1D13515/S2D13515 を選択するには、REG[0100h] のビット 0 を 0 に、REG[0101h] のビット 0 を 1 に設
定します。両信号に対して外部ソースを選択するには、REG[0100h] のビット 0 を 1 に、REG[0101h] の
ビット 0 を 0 に設定します。
14.8
14.8.1
割り込み
I2S FIFO の割り込み
REG[010Ch] には 3 つの割り込みステータスビットがあり、I2S FIFO に関する 3 種類のエラー状態がそ
れによって示されます。また REG[0105h] には、REG[010Ch] の割り込みステータスビットに対応する割
り込みイネーブルビットがあります。I2S FIFO の 3 つの割り込み発生源について OR を取った値から、
Interrupt Status Register 0（REG[0A00h] のビット 6）にある I2S DAC 割り込みステータスビット（読み出
し専用）が生成されます。ホストに対する I2S DAC 割り込みの有効／無効は、REG[0A06h] のビット 6
によって設定されます。また、C33 に対する I2S DAC 割り込みの有効／無効は、REG[0A0Eh] のビット
6 に設定されます。
14.8.2
I2S DMA の割り込み
C33 に対する割り込みコントローラの IRQ3 割り込みは、I2S DMA 割り込みステータスビット
（REG[0154h] のビット 3）をもとに行われます。IRQ3 割り込みを有効にするには、REG[0A42h] のビッ
ト 3 を 1 に設定します。
506
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14. I2Sオーディオ出力インタフェース
14.9
I2S の標準動作フロー
開始
I2S DMA バッファ0 およびバッファ1 の
メモリ開始アドレス（REG[0148h] ∼
REG[014Bh] および REG[014Ch] ∼
REG[014Fh]）
を設定する
注：パフォーマンス上の理由で、I2S DMA バッファは
SRAM の 0400_0000h ∼ 0401_7FFFh に配置するこ
とを推奨します。
I2S DMA バッファ0 およびバッファ1 の
サイズ
（REG[0152h] ∼ REG[0153h]）
を
設定する
注：バッファのサイズが大きくなるほど、DMA バッファの
サービスインターバルが減少します。
左／右のブランク、左／右の I2S チャ
ネル順序、データ遷移クロックのエッ
ジ、WSIO データタイミング、データ
ビット順序を設定する（REG[0100h] の
ビット 7 ∼ 2）
注：これらの設定値は、I2S インタフェースに接続された I2S
コーデック／ DAC に一致する必要があります。
外部 I2S コーデック／
DAC は、マスタモードと
スレーブモードの
どちらで動作しているか？
スレーブモード
マスタモード
WSIO と SCKIO は入力であり、I2S コー
デック／DACによって外部から駆動される
（REG[0101h] のビット 0 ＝ 0 および
REG[0100h] のビット 0 ＝ 1）
WSIO と SCKIO は出力であり、内部クロッ
クで駆動される（REG[0101h] のビット 0 ＝
1 および REG[0100h] のビット 0 ＝ 0）
I2S FIFO モード、しきい値レベル、およ
びイネーブルを設定する（REG[0104h]
＝ 21h）
注：I2S FIFO がモノモードのとき、16 ビットの各 I2S データ
サンプルは、左／右の両チャネルに出力されます。通常、
I2S FIFO しきい値は 8 バイトに設定されます。
I2S オーディオクロック周波数
（MCLKO）を設定する（REG[010Fh] ∼
REG[010Eh] ＝ 1CE6h）
例：
SDRAM Clk ＝ 100MHz
Fs サンプリングレート＝ 44.1kHz
MCLKO ＝ 256 × 44kHz ＝ 11.2896MHz
REG[010Fh]∼REG[010Eh]＝(11.2896MHz×65536) / 100MHz
＝ 1CE6h
図 14-3 へ
図 14-2 I2S の標準動作フロー
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（Rev. 1.7）
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507
14. I2Sオーディオ出力インタフェース
図 14-2 から
REG[0148h] ∼ REG[014Bh] と
REG[014Ch] ∼ REG[014Fh] およびサ
イズ REG[0152h] ∼ REG[0153h] で決
まる I2S DMA バッファ 0 およびバッ
ファ 1 にオーディオサンプルデータを
プレロードする
オーディオクロックをイネーブルにする
（REG[010Fh] のビット 7 ＝ 1）
I2S DMA の割り込みをすべてクリアする
（REG[0154h] のビット 3 ＝ 1）
I2S DMA の割り込みがあるか？
（REG[0154h] のビット 3 ＝ 1？）
いいえ
はい
REG[0154h] のビット 1 をチェックして処
理されている DMA バッファを判断する。
処理されていない I2S DMA バッファに
オーディオサンプルデータをプレロード
する。
I2S 動作は完了？
いいえ
はい
終了
図 14-3 I2S の標準動作フロー（続き）
508
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15. 2D BitBLT
15. 2D BitBLT
S1D13515/S2D13515 のハードウェアには特別な BitBLT 機能は備わっていませんが、API を用いた若干
の BitBLT 機能がオンチップの C33PE RISC プロセッサによって提供されます。使用できる BitBLT 機能
は次の 2 種類です。
1. ROM Monitor による BLT 機能（組み込み）
2. ロード型 BLT 機能（オプション）
15.1
ROM Monitor による BitBLT 機能
ROM Monitor のファームウェアには基本 BLT 機能が実装されています。基本 BLT 機能では、無地の
FILL 色を転送元データとして、メモリ内の高速ブロック転送が行えます。16 種類のラスタ演算のひと
つを転送元および転送先のデータに実行することによって多様なブレンドエフェクトが得られます。
この機能を使用するには、ホストによって BLT コマンドパラメータを設定したあと、C33PE に対して割り込
みをかけることが必要です。それによってコマンドが実行されます。基本 BLT 機能では以下のラスタ演算が
可能です。
表 15-1 BitBLT ラスタ演算
ROP コード
演算
ROP コード
演算
0
D＝0
8
D ＝ S.D
D ＝ _(S^D)
1
D ＝ _(S ＋ D)
9
2
D ＝ _S.D
A
D＝D
3
D ＝ _S
B
D ＝ _S ＋ D
4
D ＝ S._D
C
D＝S
5
D ＝ _D
D
D ＝ S ＋ _D
6
D ＝ S^D
E
D＝S＋D
7
D ＝ _(S.D)
F
D＝1
BitBLT ラスタ演算の詳しい使い方については、
『S1D13515/S2D13515 API documentation』を参照してく
ださい。
S1D13515/S2D13515テクニカルマニュアル
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509
15. 2D BitBLT
15.2
ロード型 BitBLT 機能
S1D13515/S2D13515 は、2 次元グラフィック機能（オプション）をサポートします。このタイプの機能
はフラッシュメモリからロードできるほか、ホストから直接ロードすることもできます。これらの機能
は、小ライブラリと大ライブラリという 2 種類のオプションライブラリの形で用意されています。
15.2.1
小ライブラリ
小ライブラリの目的は、ウインドウ処理のために多くのグラフィック用プロセッサによって一般に使用
される基本 BLT 機能を提供することにあります。このライブラリには次の関数が用意されています：
• MoveBLT
• ColorExpand
• StretchBLT
注
Write および Read BLT 関数は提供されません。これは、ホストとのダイレクトな読み書きにおいてパ
フォーマンス上のメリットが少ないためです。
15.2.2
大ライブラリ
大ライブラリには小ライブラリの全関数が含まれます。これは、Libart というオープンソースのグラ
フィック用ライブラリに基づきます。サポートする関数はこちらのほうがずっと多く、たとえば以下の
ものがあります（これは一例です）
：
• LineDraw
• DrawCircle/Arc
• DrawRetangle
15.2.3
その他のライブラリ
エプソンが開発したグラフィック用ライブラリ以外にも、グラフィック用ライブラリを扱う複数のサー
ドパーティベンダがエプソンの LCD コントローラを対象に開発を行っています。そうしたベンダおよ
び製品の一覧についてはエプソンのウェブサイト（www.erd.epson.com）を参照してください。
注
個々のライブラリ関数については個別の API ライブラリ資料に記載されているため、
S1D13515/S2D13515 のハードウェア仕様書には記載していません。
510
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S1D13515/S2D13515テクニカルマニュアル
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16. スプライトエンジン
16. スプライトエンジン
S1D13515/S2D13515 はスプライトエンジンを備えた形で設計されており、独立オブジェクトを用いたグ
ラフィックを必要とするアプリケーションのパフォーマンスがそれによって向上します。スプライトエ
ンジンを用いることでそのようなオブジェクトが「スプライト」として定義でき、背景画像を変更しな
くてもスプライトを別の画像上で容易に移動させることができます。
S1D13515/S2D13515 のスプライトエンジンがもつ特徴を以下に示します。
• 最大で 8 つのスプライトを同時に表示できます。スプライト 0 番は背景スプライト画像です。
• 設定可能なスプライトサイズレジスタ：各スプライトは異なるサイズをもつことができ、上限値は
SDRAM の空き容量によってのみ決まります。
• 各スプライトの X/Y 位置レジスタ（ディスプレイの全境界において負の位置指定が可能です。それに
よってスプライトを表示領域の一辺から徐々に退出させることができます）。
• 各スプライトの Z オーダー（各スプライトは対応する Z オーダーをもちます。これは、他のスプライ
トと上下に重なったときにどちらが見えるかを決める値です）。
• すべての ARGB フォーマットのスプライトに対してアルファブレンディングが可能です。
• スプライト画像は RGB 5:6:5、ARGB 1:5:5:5、ARGB 4:4:4:4 のデータフォーマットが可能です。
• スプライトの回転機能とミラー反転機能
• スプライトの回転はメインディスプレイの方向とは独立して行われます。
• 回転基準点が設定可能です（スプライトの左上角からの X/Y オフセットで指定します。正負の値が
可能です）。
• スプライト画像は SDRAM に格納されます。
• 格納されたスプライト画像の無回転および 90 度回転バージョンについてのみ、回転とミラー反転が自
由に組み合わせ可能です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
511
16. スプライトエンジン
16.1
スプライトのデータパス
すべての個別スプライトは SDRAM 内に格納されます。スプライトデータは必要時に SDRAM から読み
出され、合成されたのちに SDRAM に出力され、パネルに表示されます。オプションとしてダブルバッ
ファ処理を有効にすれば、ティアリングの軽減と高速なフレームレートが実現します。
DRAM
SDRAM
バッファ0
スプライト 0
LCD パネル
スプライトエンジン
スプライト 1
バッファ1
スプライト 7
図 16-1 スプライトのデータパス
512
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
16.2
8 枚のスプライトと Z オーダーに基づく透過合成
各スプライトには Z オーダーが与えられます。Z オーダーは、スプライトがメイン画像もしくは他のス
プラウトと重なるときに当該スプライトのどの部分が表示されるのかを決定するのに用いられます。
注
Z オーダーと透過合成の設定にあたっては、スプライト 0 番の Z オーダーを最小とし、スプライト 0 番
の透過合成を無効にしてください。
図 16-2 Z オーダーの使用例
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
513
16. スプライトエンジン
RGB 5:6:5 フォーマットを選択している場合、設定可能な 1 つの透過色をそのスプライトに与えること
ができます。透過合成を用いると、不規則形状の画像を背景上に重ねて表示することができます。
図 16-3 Z オーダーと透過合成の併用例
16.3
8 枚のスプライトと Z オーダーに基づくアルファブレンディング
S1D13515/S2D13515 のスプライトエンジンは、アルファブレンディングをサポートします。これを使用
すれば、ゲームなどのアプリケーションにおいてビジュアルが向上します。アルファブレンディングは
透明効果を生み出すコンピュータグラフィックスの一技法です。この技法は、ガラスや液体のオブジェ
クトを含むグラフィックスの描画に役立ちます。半透明の前景と背景色を組み合わせることで混合画像
が生成されます。アニメーションにおいてある画像を別の画像に徐々に置き換える処理にもこの技法が
使用できます。
注
Z オーダーとアルファブレンディングの設定にあたっては、スプライト 0 番の Z オーダーを最小とし、
スプライト 0 番のアルファ値を 0（透明）にしないでください。
S1D13515/S2D13515 のスプライトエンジンは、以下の 2 つのアルファフォーマットに対するアルファブ
レンディングをサポートします。
• ARGB 1:5:5:5：1 ビットのアルファ値が、インデックス指定される 2 つの設定可能な 4 ビットアルファ
値を指し示します。
• ARGB 4:4:4:4：4 つのフィールドが実際のアルファ値を示します。
使用するアルファブレンディング技術は次式で記述されます。
[ r, g,[r,
b ]g,
= α [ r＝
, g,α[r,
b ] foreground
+ ((1
1 –−αα)[r,
) [ r, g,g,b b]
] background
b] ブレンド後
g, b] 前景＋
背景
blended
514
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
ここで、
[r, g, b] は、赤、緑、青のカラーチャネルです。
α は、重みづけ係数です。
重みづけ係数は 0 から 1 までの値を取ることができます（S1D13515/S2D13515 のスプライトエンジンで
は 0 から 15 で表されます）。0 に設定すると前景が完全に透明になり、1 に設定すると背景が完全に透
明になります。これ以外のすべての値は、前景と背景の合成になります。
図 16-4 アルファ値が 0、0.5、1 のときのアルファブレンディング
S1D13515/S2D13515 のスプライトエンジンでは最大で 8 つのスプライトを一度にアルファブレンドでき
ます。各アルファブレンド処理において前景と背景で表示するスプライトは Z オーダーによって決まり
ます。
図 16-5 Z オーダーに基づくアルファブレンディング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
515
16. スプライトエンジン
16.4
基準点を起点とする 90°、180°、270° の回転とミラー反転
各スプライトは独立に回転（90°、180°、270°）およびミラー反転できます。処理後のスプライトの方向
はメインディスプレイの方向に依存しません。
各スプライトに対して回転基準点が設定できます。回転の起点が常に画像の中心になる方式とは異な
り、この方式ではディスプレイ上の任意の点を回転軸に設定できます。この基準点はスプライト領域の
外側に設定することも可能です。
基準点
図 16-6 スプライトの基準点
無回転
ミラー反転
90°
90° ＋ミラー反転
180°
270°
180° ＋ミラー反転
270° ＋ミラー反転
図 16-7 スプライトの回転とミラー反転の例
516
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
16.5
スプライト表示の方向と位置
SDRAM のフレームバッファに描画されるスプライトフレームは、スプライト 0 番の寸法によって決ま
ります。したがって、スプライト 0 番が SDRAM の最終的なメモリサイズを決定し、スプライト 1 番か
ら 7 番までの位置は、スプライト 0 番のフレームの幅および高さのパラメータによって決まる矩形を基
準にして描画されます。
注
スプライト 0 番は回転できません。
レンダリングしたスプライトフレームをディスプレイの MAIN/AUX/OSD ウインドウに表示するには、
MAIN/AUX/OSD ウインドウの寸法がスプライト 0 番の寸法に、またそのメモリ開始アドレスがスプラ
イト用フレームバッファの開始アドレスと一致することが必要です。
スプライトをフレームバッファにレンダリングする際のサイズおよび位置決めの方法を以下の図に示
します。回転とミラー反転の組み合わせについて、いくつか例を示します。スプライト衝突判定の対象
となる矩形領域の方向と位置の決定も同様に行われます。図では以下の値を用いています：
A ＝スプライトの左上角に対する基準点の X オフセット
B ＝スプライトの左上角に対する基準点の Y オフセット
C ＝表示領域の左上角に対するスプライト位置（基準点）の X オフセット
D ＝表示領域の左上角に対するスプライト位置（基準点）の Y オフセット
E ＝表示領域における回転／ミラー反転後のスプライトの新しい有効 X 開始位置
F ＝表示領域における回転／ミラー反転後のスプライトの新しい有効 Y 開始位置
G ＝スプライトの幅− A
H ＝スプライトの高さ− B
I ＝表示領域における回転／ミラー反転後のスプライトの新しい有効 X 終了位置
J ＝表示領域における回転／ミラー反転後のスプライトの新しい有効 Y 終了位置
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
517
16. スプライトエンジン
0° 回転、ミラー反転なし
F
D
E
A
C
B
J
G
H
I
基準点
レンダリングされるスプライトフレーム
図 16-8 スプライト表示（0° 回転、ミラー反転なし）
E＝C−A
I＝C＋G
F＝D−B
J＝D＋H
90° 回転、ミラー反転なし
F
D
E
H
C
A
B
J
G
I
基準点
メインディスプレイ
図 16-9 スプライト表示（90° 回転、ミラー反転なし）
E＝C−H
I＝C＋B
518
F＝D−A
J＝D＋G
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
180° 回転、ミラー反転なし
F
D
E
J
H
G
C
A
B
I
基準点
メインディスプレイ
図 16-10 スプライト表示（180° 回転、ミラー反転なし）
E＝C−G
I＝C＋A
F＝D−H
J＝D＋B
270° 回転、ミラー反転なし
F
E
D
J
G
B
C
H
A
I
基準点
メインディスプレイ
図 16-11 スプライト表示（270° 回転、ミラー反転なし）
E＝C−B
I＝C＋H
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
F＝D−G
J＝D＋A
EPSON
519
16. スプライトエンジン
0° 回転、ミラー反転あり（左右）
F
D
E
J
B
G
C
A
H
I
基準点
メインディスプレイ
図 16-12 スプライト表示（0° 回転、ミラー反転あり）
E＝C−G
I＝C＋A
F＝D−B
J＝D＋H
90° 回転、ミラー反転あり
F
D
E
J
A
B
C
H
G
I
基準点
メインディスプレイ
図 16-13 スプライト表示（90° 回転、ミラー反転あり）
E＝C−B
I＝C＋H
520
F＝D−A
J＝D＋G
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
180° 回転、ミラー反転あり
F
D
E
J
H
A
C
G
B
I
基準点
メインディスプレイ
図 16-14 スプライト表示（180° 回転、ミラー反転あり）
E＝C−A
I＝C＋G
F＝D−H
J＝D＋B
270° 回転、ミラー反転あり
D
F
E
G
C
J
B
H
A
I
基準点
メインディスプレイ
図 16-15 スプライト表示（270° 回転、ミラー反転あり）
E＝C−H
I＝C＋B
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
F＝D−G
J＝D＋A
EPSON
521
16. スプライトエンジン
16.6
スプライトのプログラミングフロー
スプライト 0
480 × 240
背景
メインウィンドウ 800 × 480
OSD バッファ0
スプライト 1
240 × 240
OSD ウィンドウ
480 × 240
スプライト
エンジン
OSD バッファ1
スプライト 2
240 × 240
スプライト 3
100 × 100
スプライト 4 ∼ 7
図 16-16 スプライトの標準プログラミング機能ブロック図
SDRAM
MAIN フレーム
OSD バッファ0
ブレンダ
エンジン
LCD
インタフェース
LCD
パネル
OSD バッファ1
Sprite SDRAM
Register
スプライト
エンジン
スプライト 0
スプライト 1
スプライト 2
スプライト 3
図 16-17 スプライトの標準プログラミングメモリマップ
522
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
16. スプライトエンジン
開始
注：この例では、スプライトの
SDRAM
ベースのレジスタは、
10F80000h に配置されています。スプライトエンジンは、
10000000h に配置された、ダブルバッファの OSD ウィンドウ
に出力されます。
汎用スプライトを設定する（REG16[5000h] ＝ 0003h）
すべてのスプライトRGB565、ダブルバッファのイネー
ブル、スプライトエンジンのイネーブル
スプライトペイント割り込みをイネーブルにする
（REG[5006h] ＝ 02h）
待ち状態のスプライト割り込みをすべてクリアする
（REG[5008h] ＝ 2h）
スプライトエンジンのためのホスト割り込みイネーブルは、INT ピン
に対して割り込みをトリガするために REG[0A06] のビット 7 でもイ
ネーブルにする必要があります。
スプライトフレームバッファ 0 および 1 の位置を
設定する。
スプライトフレームバッファ 0 の開始アドレス＝
REG[5020h] ∼ REG[5023h] ＝ 10000000h
スプライトフレームバッファ 1 の開始アドレス＝
REG[5024h] ∼ REG[5027h] ＝ 10100000h
スプライトの DRAM ベースのレジスタの位置を設定する
REG[5028h] ∼ REG[502Bh] ＝ 10F80000h
スプライト n ＝ 0 SDRAM ベースのレジスタを設定する：
10F80000 ＋ (20h × n) ＋ 00h：Zorder、回転、ミラー、透過機能、イネーブル
10F80000 ＋ (20h × n) ＋ 04h：スプライト 0 の画像の開始アドレス
10F80000 ＋ (20h × n) ＋ 08h：スプライト 0 の回転画像の開始アドレス
10F80000 ＋ (20h × n) ＋ 0Ch：スプライト 0 の X 位置
10F80000 ＋ (20h × n) ＋ 0Eh：スプライト 0 の Y 位置
10F80000 ＋ (20h × n) ＋ 10h：スプライト 0 の幅
10F80000 ＋ (20h × n) ＋ 12h：スプライト 0 の高さ
10F80000 ＋ (20h × n) ＋ 14h：スプライト 0 の X オフセット
10F80000 ＋ (20h × n) ＋ 16h：スプライト 0 の Y オフセット
10F80000 ＋ (20h × n) ＋ 18h：スプライト 0 の透過機能／アルファ
10F80000 ＋ (20h × n) ＋ 1Ah：スプライト 0 のカラーフォーマット
スプライト 0 は 10F80000h
スプライト 1 は 10F80020h
スプライト 2 は 10F80040h
スプライト 7 は 10F800E0h
スプライトの画像を DRAM 位置にロードする：
10F80000 ＋ (20h × n) ＋ 04h：スプライト 0 の画像の開始アドレス
回転を使用する場合、90 度回転したスプライトの画像を DRAM 位置にロードする：
10F80000 ＋ (20h × n) ＋ 08h：スプライト 0 の回転した画像の開始アドレス
はい
スプライトの追加あり？
n＝n＋1
いいえ
図 16-19 へ
図 16-18 スプライトの標準プログラミングフロー
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
523
16. スプライトエンジン
図 16-18 から
ハードウェアからの OSD フレーム制御をイネーブルにする。
スプライトエンジンから OSD ウィンドウフレーム制御ソースを設定
する
REG[09DAh] ＝ 41h
スプライトフレーム制御の宛先を OSD ウィンドウに設定する
REG[09DDh] ＝ 04h
スプライトペイントをトリガする
（REG[5004h] ＝ 1h）
スプライト
割り込みがあるか？
（REG[5008] の
ビット 1 ＝ 1？）
関連するスプライト n の SDRAM ベースの
レジスタを修正する
いいえ
はい
いいえ
スプライト動作は終了？
はい
終了
図 16-19 スプライトの標準プログラミングフロー（続き）
524
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
17. SDRAMインタフェース
17. SDRAM インタフェース
S1D13515/S2D13515 のメモリマップでは、外部 SDRAM に対して 1000_0000h ∼ 1FFF_FFFFh のアドレ
ス空間が割り当てられています。外部 SDRAM インタフェースのクロック周波数は内部システムクロッ
クの 2 倍です。
S1D13515/S2D13515 の SDRAM コントローラインタフェースには以下の機能が備わっています：
• バースト長はフルページのみであり、1/2/4/8 は使用できません。
• バーストタイプはインターリーブではなくシーケンシャルです。
• 標準動作モード
• ライトバーストモードはシングルではなくバーストです。
• オートプリチャージは使用されません。
• パワーダウンモードはサポートされません。
• クロックサスペンドモードはサポートされません。
• オートリフレッシュモードはサポートされ、リフレッシュレートが設定可能です。
• セルフリフレッシュモードはサポートされます。
• 2 または 3 の CAS 遅延がサポートされます。
• tRCD、tRAS、tRP に関するタイミング条件が選択可能です。
ページバーストアクセスは常にフルページであり、
各バーストサイクルの終了時に PRECHARGE によっ
て終了されます。ページ内のランダムアクセスがサポートされます。
17.1
SDRAM のデバイスタイプ
SDRAM のデバイスタイプおよび使用インタフェースを指定する設定パラメータが 2 種類あります：
• REG[3C40h] のビット 1：バスインタフェースのデータ幅が 16 ビットか 32 ビットかを指定します。
• REG[3C40h] のビット 3 ∼ 2：SDRAM のタイプとサイズを指定します。
16 ビットデータのバスインタフェース（REG[3C40h] のビット 1 ＝ 0）の場合、S1D13515/S2D13515 に
は16ビットのSDRAMデバイスが1枚接続できます。32ビットデータのバスインタフェース
（REG[3C40h]
のビット 1 ＝ 1）の場合、S1D13515/S2D13515 には 32 ビットの SDRAM デバイスが 1 枚、または 16 ビッ
トの SDRAM デバイスが 2 枚接続できます。
注
SDRAM の帯域ないしパフォーマンスに対する制限を避けるため、32 ビットデータバスを強く推奨しま
す。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
525
17. SDRAMインタフェース
SDRAM のタイプとサイズは、REG[3C40h] のビット 3 ∼ 2 によって次のように決まります：
• 00 ＝ 4 バンク× 4096 行× 256 ワード / 行
• 01 ＝ 4 バンク× 4096 行× 512 ワード / 行
• 10 ＝ 4 バンク× 8192 行× 512 ワード / 行
• 11 ＝ 4 バンク× 8192 行× 1024 ワード / 行
S1D13515/S2D13515 に接続できる SDRAM デバイスの種類と構成を下の表にまとめます：
表 17-1 SDRAM の構成
REG[3C40h] のビット 1 REG[3C40h] のビット 3 ∼ 2
0
1
（注）
SDRAM のタイプ
SDRAM デバイスの接続
00
4B × 4096R × 256C
1 × 64 メガビット（× 16）
01
4B × 4096R × 512C
1 × 128 メガビット（× 16）
10
4B × 8192R × 512C
1 × 256 メガビット（× 16）
11
4B × 8192R × 1024C
1 × 512 メガビット（× 16）
00
4B × 4096R × 256C
1 × 128 メガビット（× 32）または
2 × 64 メガビット（× 16）
01
4B × 4096R × 512C
1 × 256 メガビット（× 32）または
2 × 128 メガビット（× 16）
10
4B × 8192R × 512C
1 × 512 メガビット（× 32）または
2 × 256 メガビット（× 16）
11
4B × 8192R × 1024C
1 × 1 ギガビット（× 32）または
2 × 512 メガビット（× 16）
注
SDRAM の帯域ないしパフォーマンスに対する制限を避けるため、32 ビットデータバスを強く推奨しま
す。
526
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
17. SDRAMインタフェース
17.2
SDRAM のタイミング条件
SDRAM コントローラでは、SDRAM インタフェースに関する以下のタイミング条件が設定可能です：
• REG[3C40h] のビット 4 は、読み出しにおける CAS 遅延を指定します（2 または 3）
。
• REG[3C40h] のビット 5 は、tRP タイミングを指定します（2 または 4 クロック）
。
• REG[3C40h] のビット 6 は、tRAS タイミングを指定します（4 または 6 クロック）。
• REG[3C40h] のビット 7 は、tRCD タイミングを指定します（2 または 4 クロック）
。
17.2.1
tRP タイミングのパラメータ
REG[3C40h] のビット 5 は、バーストサイクルの終わり（PRECHARGE の発行時点）から次のバースト
サイクルの始まり（ACTIVE の発行時点）までの最小 tRP タイミング（PRECHARGE ∼ ACTIVE 間）の
指定に用います。このレジスタビットが 0 のときは最小 2 クロックサイクルに、1 のときは最小 4 クロッ
クサイクルになります。
REG[3C40h] のビット 5 の設定値は、以下の手順で決定します：
• 当該 SDRAM のデータシートから tRP の値（ns）を決定します。
• データシートから得た tRP の値（ns）を SDRAM のクロック周期（ns）で割ります。商が 2 または
それより小さければ当該ビットを 0 にします。商が 2 より大きければ当該ビットを 1 にします。
17.2.2
tRCD タイミングのパラメータ
REG[3C40h] のビット 7 は、バーストサイクルの始まり（ACTIVE の発行時点）から READ/WRITE コマ
ンドまでの tRCD タイミング（ACTIVE ∼ READ/WRITE 間）の指定に用います。このレジスタビット
が 0 のときは 2 クロックサイクル、1 のときは 4 クロックサイクルです。
REG[3C40h] のビット 7 の設定値は、以下の手順で決定します：
• 当該 SDRAM のデータシートから tRCD の値（ns）を決定します。
• データシートから得た tRCD の値（ns）を SDRAM のクロック周期（ns）で割ります。商が 2 または
それより小さければ当該ビットを 0 にします。商が 2 より大きければ当該ビットを 1 にします。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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527
17. SDRAMインタフェース
17.2.3
tRAS タイミングのパラメータ
REG[3C40h] のビット 6 は実際には tRCD パラメータ（REG[3C40h] のビット 7）とともに使用され、バー
ストサイクルの始まり（ACTIVE の発行時点）からバーストサイクルの終わりを指示する PRECHARGE
コマンドまでの最小 tRAS タイミング（ACTIVE ∼ PRECHARGE 間）を指定します。実際の最小 tRAS
（単位はクロックサイクル数）は次式によって決まります：
tRAS ＝ 4 ＋ (2 × REG[3C40h] のビット 6) ＋ (2 × REG[3C40h] のビット 7)
REG[3C40h] のビット 6 の設定値は、以下の手順で決定します：
• 当該 SDRAM のデータシートから tRAS の値（ns）を決定します。
• データシートから得た tRAS の値（ns）を SDRAM のクロック周期（ns）で割ります。商の端数を切
り上げ、tRAS に必要なクロックサイクル数を決定します。
• tRAS に必要なクロックサイクル数から 4 を引き、その値から tRCD について設定したクロックサイ
クル数をさらに引きます。結果が 0 または負であれば REG[3C40h] のビット 6 を 0 に設定します。0
より大きければ、REG[3C40h] のビット 6 を 1 に設定します。
17.3
SDRAM の初期化
SDRAM は使用前に初期化処理を行うことが必要です。SDRAM の初期化処理は次に示す設定手順で実
施してください：
1. システムクロック周波数および使用する SDRAM のタイプに応じて SDRAM Refresh Period Register
（REG[3C42h] ∼ REG[3C43h]）に適切な値を設定します。
2. SDRAM Control Register（REG[3C40h]）のビット 0 に 1 を書き込み、SDRAM の初期化を開始しま
す。ビット 7 ∼ 4 には適切なタイミングパラメータ値を、ビット 2 には当該 SDRAM の適切なデバ
イスタイプ値を、ビット 1 には適切なデータ幅（16 ビットまたは 32 ビット）の値を設定します。
3. SDRAM Control Register（REG[3C40h]）のビット 0 を継続的に読み出し、0 になるのを待ちます。こ
れは SDRAM の初期化処理の完了を示します。
注
REG[3C40h] のビット 0 を 1 に設定すると、
SDRAM に関する以下のコマンドシーケンスが実行されます：
- 全バンクの PRECHARGE
- NOP
- オートリフレッシュ
- 7 つの NOP
- オートリフレッシュ
- 7 つの NOP
- ロードモードレジスタ
- NOP
一部の SDRAM デバイスでは、メモリを使用可能にするために 3 サイクル以上のオートリフレッシュが
必要になります。その場合、ステップ 2 と 3 を繰り返すことによって当該 SDRAM デバイスに必要な回
数のオートリフレッシュを実行してください。
4. SDRAM は使用可能です。
528
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
17. SDRAMインタフェース
17.4
セルフリフレッシュモード
SDRAM コントローラはセルフリフレッシュモードをサポートします。このモードでは SDRAM が内容
を保持したまま節電状態に遷移します。SDRAM のセルフリフレッシュモードを開始するには
REG[3C44h] のビット 6 に 1 を書き込みます。セルフリフレッシュモードでは SDRAM へのクロック供
給が停止し、
SDRAMへのアクセスが行えません。セルフリフレッシュモードを解除するにはREG[3C44h]
のビット 6 に 0 を書き込みます。
注
SDRAM をセルフリフレッシュモードにする前に、モジュールから SDRAM へのアクセスをすべて停止
してください。DRAM アクセスも発生させないでください。また、SDRAM がリフレッシュモードにあ
る間、DRAM アクセスを発生させてはなりません。DRAM にアクセスする場合は、先に SDRAM のセ
ルフリフレッシュモードを解除してください。
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（Rev. 1.7）
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529
18. SDRAMリード／ライトバッファ
18. SDRAM リード／ライトバッファ
18.1
概要
S1D13515/S2D13515 の外部 SDRAM メモリは共有のハードウェアリソースであり、主に表示画像とカメ
ラ画像の保存に使用されます。また、SDRAM に対する最優先のアクセス権が表示ロジックおよびカメ
ラロジックに与えられます。ホストは SDRAM にアクセス可能ですが、バスのコンテンションやアービ
トレーションのため、SDRAM へのアクセス時間は保証されません。SDRAM に対するホストのバスサ
イクルは長時間を要することがあります。
注
SDRAM リード／ライトバッファは、SDRAM アクセス用の WAIT/RDY 端子をもたないホストによって
使用されることがあります。
SDRAM リード／ライトバッファブロックの目的は、上記の問題を軽減することです。その手段として
SDRAM へのアクセスをバッファリングし、ホストのバスアクセス時間を保証します。バッファと
SDRAM 間でデータが転送されている間、ホストは別のタスクを実行できます。
530
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18. SDRAMリード／ライトバッファ
18.2
動作
SDRAM リード／ライトバッファブロックの機能ブロック図および S1D13515/S2D13515 の内部ロジック
の位置付けを下の図に示します。
ホスト
cAPB バス（16 ビット）
（レジスタインタフェース）
ホスト
インタフェース
cAPB
ブリッジ
VBUS
（32 ビット）
バッファ0
（128
バイト）
パス 1
VBUS64
ブリッジ
バッファ1
（128
バイト）
パス 2
転送ロジック
SDRAM リード／ライトバッファ
ブロック
VBUS64（64 ビット）
SDRAM
インタフェース
表示ロジック
カメラロジック
図 18-1 SDRAM リード／ライトバッファブロックの機能ブロック図
パス 1 は、ホストから SDRAM へのダイレクトアクセスであり、バスアクセス時間は保証されません。
パス 2 は、SDRAM リード／ライトバッファブロックを用いた SDRAM アクセスです。同ブロックには
独立した 128 バイトの FIFO バッファが 2 面あります（バッファ 0 とバッファ 1）。両バッファへのアク
セスはレジスタ空間（cAPB バス）を介して行います。バッファ0 データには、REG[024Ch] ∼ REG[024Dh]
またはエイリアスアドレスである REG[0300h] ∼ REG[037Fh] を用いてアクセスできます。バッファ 1
データには、REG[025Ch] ∼ REG[025Dh] またはエイリアスアドレスである REG[0380h] ∼ REG[03FFh]
を用いてアクセスできます。
各バッファに対応して、
Target Address Register（REG[0248h] ∼ REG[024Bh] / REG[0258h] ∼ REG[025Bh]）
とモードビット（REG[0240h] / REG[0250h] のビット 0）があります。モードビットは、当該バッファの
用途が SDRAM からのデータ読み出しか、SDRAM へのデータ書き出しかを決定します。
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531
18. SDRAMリード／ライトバッファ
各バッファには対応する SDRAM Buffer Control Register（REG[0242h] / REG[0252h]）が存在します。こ
れには 4 つの制御もしくはステータスビットが用意されています（完了割り込みステータスないしクリ
ア、矩形インクリメント、ロードアドレス、開始）
。リセット時には両方のバッファが空になります。
SDRAM リード／ライトバッファブロック内には SDRAM Read/Write Buffer Internal Address Register
（REG[0264h] ∼ REG[0267h]、読み出し専用）があります。ここには、バッファと SDRAM 間のデータ転
送における転送先の SDRAM アドレスが格納されます。
バッファは 2 面ありますが、SDRAM とインタフェースするのは片方のみであり、ハードウェアは同時
に 1 面のバッファに対してのみ処理を行います。
532
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18. SDRAMリード／ライトバッファ
18.2.1
書き込み動作
SDRAM リード／ライトバッファブロックを介した SDRAM への書き込み処理について以下に説明しま
す：
• バッファが空（開始ビット＝ REG[0242h] / REG[0252h] のビット 0 ＝ 0）のとき、ホストはモードビッ
ト（REG[0240h] / REG[0250h] のビット 0）を 0 に設定することによって当該バッファを書き込み処理
に設定できます。これにより、
ホストは SDRAM Buffer Data Port Register 0/1
（REG[024Ch] ∼ REG[024Dh]
/ REG[025Ch] ∼ REG[025Dh]）を用いてデータをバッファに書き込めます。可能なデータ量は 0 ∼ 128
バイトです。
• バッファが使用中でない（開始ビット＝ 0）間、ホストは SDRAM Buffer Target Address Register 0/1/2/3
（REG[0248h] ∼ REG[024Bh] / REG[0258h] ∼ REG[025Bh]）に対して転送先アドレスをいつでも設定で
きます。
• ホストがバッファ内のデータを SDRAM に転送したい場合、開始ビットに 1 を設定して転送を開始し
ます。開始ビットは転送が終了するまで 1 を保持し、転送が完了するとハードウェアによって 0 に戻
されます。
• 開始ビットが 1 である間は、SDRAM Buffer Target Address Register や SDRAM Buffer Data Port Register
に書き込みを行っても何も起きません。
• ホストが開始ビットを 1 に設定して転送を開始する際には、転送に関する次の 2 つの制御ビットも指
定できます：ロードアドレスビット（REG[0242h] / REG[0252h] のビット 1）と矩形インクリメント
ビット（REG[0242h] / REG[0252h] のビット 2）
。
• SDRAM Buffer Control Register（REG[0242h] / REG[0252h]）の開始ビットに 1 が書き込まれるのと同じ
レジスタライトサイクルにおいてロードアドレスビットが 1 の場合、ハードウェアは転送の開始前に、
SDRAM Buffer Target Address Register（REG[0248h] ∼ REG[024Bh] / REG[0258h] ∼ REG[024Bh]）の値
をその SDRAM Read/Write Buffer Internal Address Register（REG[0264h] ∼ REG[0267h]）にロードしま
す。ロードアドレスビットが 0 のとき、内部の SDRAM Read/Write Buffer Internal Address Register は現
在値から開始します。
• SDRAM Buffer Control Register（REG[0242h] / REG[0252h]）の開始ビットに 1 が書き込まれるのと同じ
レジスタライトサイクルにおいて矩形インクリメントビットが 1 の場合、ハードウェアは転送の終了
時
（開始ビットが 0 にクリアされる前）
に、SDRAM Buffer Rectangular Increment Register 0/1
（REG[0260h]
∼ REG[0261h] / REG[0262h] ∼ REG[0263h]）の値を SDRAM Read/Write Buffer Internal Address Register
（REG[0264h] ∼ REG[0267h]）に加算します。この処理は、画像ないしフレームを SDRAM に書き込む
際に次行にジャンプするときに使用されます。矩形インクリメントビットが 0 のときは、最終バイト
の書き込みが終わった時点で SDRAM Read/Write Buffer Internal Address Register が次の論理アドレスに
インクリメントされるだけです。
• 転送が完了すると、SDRAM Read/Write Buffer Internal Address Register をしかるべき値にインクリメン
トした後、ハードウェアは SDRAM Buffer Target Address Register（REG[0248h] ∼ REG[024Bh] /
REG[0258h] ∼ REG[025Bh]）を SDRAM Read/Write Buffer Internal Address Register（REG[0264h] ∼
REG[0267h]）の値に更新し、開始ビットを 0 に戻して転送の終了を表示します。
• 各バッファには完了割り込みステータスビット（REG[0242h] / REG[0252h] のビット 3）が割り当てら
れています。転送終了時に開始ビットが 1 から 0 に変わると、このビットに 1 が立ちます。ホストは
これに 1 を書き込むことにより、完了割り込みステータスビットをゼロクリアできます。
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533
18. SDRAMリード／ライトバッファ
18.2.2
読み出し動作
SDRAM リード／ライトバッファブロックを介した SDRAM からの読み出し処理について以下に説明し
ます：
• バッファが空（開始ビット＝ REG[0242h] / REG[0252h] のビット 0 ＝ 0）のとき、ホストはモードビッ
ト（REG[0240h] / REG[0250h] のビット 0）を 1 に設定することによって当該バッファを読み出し処理
に設定できます。
• バッファが使用中でない（開始ビット＝ 0）間、ホストは SDRAM Buffer Target Address Register 0/1/2/3
（REG[0248h] ∼ REG[024Bh] / REG[0258h] ∼ REG[025Bh]）に対して転送先アドレスをいつでも設定で
きます。
• ホストは SDRAM Buffer Read Bytes Register（REG[0244h] / REG[0254h]）を設定することにより、各転
送要求における読み出しバイト数を設定できます。
• ホストが SDRAM からバッファにデータを読み出したい場合、開始ビットに 1 を設定して転送を開始
します。ハードウェアは SDRAM からバッファに向けて設定バイト数の転送を開始します。開始ビッ
トは転送が終了するまで 1 を保持し、転送が完了するとハードウェアによって 0 に戻されます。
• 開始ビットが 1 である間は、SDRAM Buffer Target Address Register や SDRAM Buffer Data Port Register
に書き込みを行っても何も起きません。
• ホストが開始ビットを 1 に設定して転送を開始する際には、転送に関する次の 2 つの制御ビットも指
定できます：ロードアドレスビット（REG[0242h] / REG[0252h] のビット 1）と矩形インクリメント
ビット（REG[0242h] / REG[0252h] のビット 2）
。
• SDRAM Buffer Control Register（REG[0242h] / REG[0252h]）の開始ビットに 1 が書き込まれるのと同じ
レジスタライトサイクルにおいてロードアドレスビットが 1 の場合、ハードウェアは転送の開始前に、
SDRAM Buffer Target Address Register（REG[0248h] ∼ REG[024Bh] / REG[0258h] ∼ REG[024Bh]）の値
をその SDRAM Read/Write Buffer Internal Address Register（REG[0264h] ∼ REG[0267h]）にロードしま
す。ロードアドレスビットが 0 のとき、内部の SDRAM Read/Write Buffer Internal Address Register は現
在値から開始します。
• SDRAM Buffer Control Register（REG[0242h] / REG[0252h]）の開始ビットに 1 が書き込まれるのと同じ
レジスタライトサイクルにおいて矩形インクリメントビットが 1 の場合、ハードウェアは転送の終了
時
（開始ビットが 0 にクリアされる前）
に、SDRAM Buffer Rectangular Increment Register 0/1
（REG[0260h]
∼ REG[0261h] / REG[0262h] ∼ REG[0263h]）の値を SDRAM Read/Write Buffer Internal Address Register
（REG[0264h] ∼ REG[0267h]）に加算します。この処理は、画像ないしフレームを SDRAM に書き込む
際に次行にジャンプするときに使用されます。矩形インクリメントビットが 0 のときは、最終バイト
の書き込みが終わった時点で SDRAM Read/Write Buffer Internal Address Register が次の論理アドレスに
インクリメントされるだけです。
• 転送が完了すると、SDRAM Read/Write Buffer Internal Address Register をしかるべき値にインクリメン
トした後、ハードウェアは SDRAM Buffer Target Address Register（REG[0248h] ∼ REG[024Bh] /
REG[0258h] ∼ REG[025Bh]）を SDRAM Read/Write Buffer Internal Address Register（REG[0264h] ∼
REG[0267h]）の値に更新し、開始ビットを 0 に戻して転送の終了を表示します。
• 各バッファには完了割り込みステータスビット（REG[0242h] / REG[0252h] のビット 3）が割り当てら
れています。転送終了時に開始ビットが 1 から 0 に変わると、このビットに 1 が立ちます。ホストは
これに 1 を書き込むことにより、完了割り込みステータスビットをゼロクリアできます。
• 転送が完了したら、ホストはSDRAM Buffer Data Port Register（REG[024Ch]∼REG[024Dh] / REG[025Ch]
∼ REG[025Dh]）を読むことによってバッファからのデータ読み出しが行えます。
534
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（Rev. 1.7）
18. SDRAMリード／ライトバッファ
18.2.3
割り込み
各バッファの完了割り込みステータスビット（REG[0242h] / REG[0252h] のビット 3）には、対応する割
り込みイネーブルビット（REG[0240h] / REG[0250h] のビット 1）が用意されています。各バッファのス
テータスビットと割り込みイネーブルビットに対して AND が取られ、さらに両出力に対して OR が取
られます。その結果は、読み出し専用の SDRAM リード／ライトバッファ割り込みステータスビット
（REG[0A00h] のビット 5）として割り込みコントローラに送られます。
Host Interrupt Enable Register 0（REG[0A06h]）のビット 5 を 1 に設定している場合、SDRAM リード／ラ
イトバッファ割り込みステータスはホストに割り込みをかけることができます。
C33PE Device Interrupt Enable Register 0（REG[0A0Eh]）のビット 5 を 1 に設定している場合、SDRAM
リード／ライトバッファ割り込みステータスは C33PE プロセッサに割り込みをかけることができます。
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535
19. パルス幅変調（PWM）
19. パルス幅変調（PWM）
PWM ブロックは 2 つのパルス幅変調出力（PWM1 と PWM2）を出力し、そのパルス変調特性は設定が
可能です。各 PWM 出力には以下に示す所定の動作パラメータがあります（538 ページの図 19-1「PWM
のタイミング例」を参照）
。
• 反復サイクル＝ 128 パルスクロックサイクル
• パルスクロックサイクル＝ 16 PWM クロックサイクル
• PWM クロックサイクルは PWM ソースクロックから生成され、分周比は PWM
（REG[0200h] のビット 3 ∼ 0）を用いて設定できます。
Control
Register
• PWM ソースクロックはシステムクロックから生成され、分周比は PWMSRCCLK 分周選択ビット
（REG[0034h] と REG[0035h]）を用いて設定できます。
• 各反復サイクルの開始時には PWM 出力が 0（オフ）で始まります。PWM On Time Register（REG[0201h]
/ REG[0204h] のビット 6 ∼ 0）は、反復サイクルの開始から PWM 出力が「オン」に変わってパルス
の上昇を開始するまでのパルスクロックサイクル数を決定します。PWM On Time Register が 0 のとき、
PWM 出力は、反復サイクルの最初のパルスクロックサイクルにおいてただちに上昇します。
• 1 パルスクロックサイクルは 16 PWM クロックサイクルに相当し、当該パルスサイクル中に PWM 出
力が High である PWM クロックサイクルの数は、0 PWM クロックサイクル（デューティサイクル 0%）
から PWM クロックサイクルの最大数（デューティサイクルの最大値）まで上昇します。前記最大値
の値は PWM Maximum Duty Cycle Register（REG[0203h] / REG[0206h] のビット 3 ∼ 0）によって決ま
ります。各ステップにおけるデューティサイクルの増加（および下降時の減少）の程度（PWM クロッ
クサイクル数）は、PWM Slope Register（REG[0203h] / REG[0206h] のビット 7 ∼ 4）によって設定で
きます。また、両 PWM 出力におけるデューティサイクルのステップの増減速度（ステップ間の時間）
は、PWM Rate Register（REG[0200h] のビット 7 ∼ 5）によって設定できます。
• デューティサイクルが反復サイクル内の最大値に達したら、下降が開始するまでその最大デューティ
サイクルが維持されます。PWM Off Time Register（REG[0202h] / REG[0205h]）は、反復サイクルの開
始から PWM 出力が「オフ」に変わって下降を開始するまでのパルスクロックサイクル数を決定しま
す。デューティ比の減少幅は上昇のとき（PWM Slope Register）と同じです。デューティサイクルが
0%（PWM 出力が 0）に達すると、反復サイクルの終了時までそのレベルが維持されます。
注
PWM1/2 の設定処理は、必ず各 PWM が無効である間に実施してください。
下記レジスタの設定は 1/16 から 15/16 デューティサイクルの方形波を生成する際の推奨設定値です。
REG[0034h] ~ REG[0035h] および REG[0200h] bits 3-0 で方形波の周波数を設定します。
REG[0200h] bits 7-5 (Rate) = 010b
REG[0201h]/REG[0204h] bits 6-0 (ON time) = 00h
REG[0202h]/REG[0205h] bits 6-0 (OFF time) = 7Fh
1/16 duty cycle: REG[0203h] = C0h, REG[0200h] bit 4 = 1b
2/16 duty cycle: REG[0203h] = C1h, REG[0200h] bit 4 = 1b
536
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（Rev. 1.7）
19. パルス幅変調（PWM）
3/16 duty cycle: REG[0203h] = C2h, REG[0200h] bit 4 = 1b
4/16 duty cycle: REG[0203h] = C3h, REG[0200h] bit 4 = 1b
5/16 duty cycle: REG[0203h] = C4h, REG[0200h] bit 4 = 1b
6/16 duty cycle: REG[0203h] = C5h, REG[0200h] bit 4 = 1b
7/16 duty cycle: REG[0203h] = C6h, REG[0200h] bit 4 = 1b
8/16 duty cycle: REG[0203h] = C7h, REG[0200h] bit 4 = 1b
9/16 duty cycle: REG[0203h] = C6h, REG[0200h] bit 4 = 0b
10/16 duty cycle: REG[0203h] = C5h, REG[0200h] bit 4 = 0b
11/16 duty cycle: REG[0203h] = C4h, REG[0200h] bit 4 = 0b
12/16 duty cycle: REG[0203h] = C3h, REG[0200h] bit 4 = 0b
13/16 duty cycle: REG[0203h] = C2h, REG[0200h] bit 4 = 0b
14/16 duty cycle: REG[0203h] = C1h, REG[0200h] bit 4 = 0b
15/16 duty cycle: REG[0203h] = C0h, REG[0200h] bit 4 = 0b
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（Rev. 1.7）
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537
19. パルス幅変調（PWM）
パルスクロック
1 反復サイクル＝ 128 パルスクロック
PWM クロック
1 パルスクロックサイクル＝ 16 PWM クロック
PWM 出力
デューティサイクルが 4/16 の例
1 反復サイクル＝ 128 パルスクロック
パルスクロック
PWM オフ時間＝ 7
（REG[0202h] / REG[0205h]）
PWM 出力
PWM オン時間＝ 2
（REG[0201h] / REG[0204h] のビット 6 ∼ 0）
100%
75%
デューティサイクル 50%
25%
0%
PWM の速度（REG[0200h] のビット 7 ∼ 5）＝ 0
PWM の傾き（REG[0203h] / REG[0206h] のビット 7 ∼ 4）＝ 4
PWM の最大デューティサイクル（REG[0203h] / REG[0206h] のビット 3 ∼ 0）＝ 11
図 19-1 PWM のタイミング例
PWM1 のイネーブル／ディセーブルは、REG[0201h] のビット 7 において設定します。
PWM2 のイネーブル／ディセーブルは、REG[0204h] のビット 7 において設定します。
PWM1 と PWM2 の両出力の出力極性は、REG[0200h] のビット 4 において設定します。
538
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（Rev. 1.7）
20. 汎用IO端子
20. 汎用 IO 端子
汎用 IO（GPIO）端子は、端子マッピングに関するレジスタビットの設定値に応じて最大で 16 個使用で
きます。各 GPIO 端子（使用可能なとき）には設定可能な入出力ビット（REG[0180h] ∼ REG[0181h]）
とプルダウンイネーブル／ディセーブルビット（REG[0184h] ∼ REG[0185h]）が用意されています。GPIO
端子に関するステータスデータの読み出しと出力データの設定は REG[0182h] ∼ REG[0183h] を用いて行
います。
GPIO[3:0]
FP2IO LCD パネル端子が一般的な RGB 出力（REG[4000h] のビット 5 ∼ 4 ＝ 00）および「シリアルイン
タフェースなしの RGB 6:6:6 カラーフォーマット」
（REG[4000h] のビット 7 ∼ 6 ＝ 10）に設定されてい
る場合、FP2IO18 ∼ FP2IO21 端子は GPIO0 ∼ GPIO3 として機能します。34 ページの表 5-18「FP2IO の
端子マッピングの一覧（LCD2）」を参照してください。
GPIO[5:4]
FP2IO LCD パネル端子が一般的な RGB 出力（REG[4000h] のビット 5 ∼ 4 ＝ 00）に設定され、かつ RGB
6:6:6 カラーフォーマットが使用される（REG[4000h] のビット 7 ∼ 6 ＝ 01 または 10）場合、FP2IO22 ∼
FP2IO23 端子は GPIO4 ∼ GPIO5 として機能します。34 ページの表 5-18「FP2IO の端子マッピングの一
覧（LCD2）」を参照してください。
GPIO6
LCD2 が FP1IOx 端子を使用せず（33 ページの表 5-17「FP1IO の端子マッピングの一覧（LCD1 ／カメラ 2）
」
の注 2 を参照）
、かつ以下に示す条件のいずれかが真であるとき、FP1IO18 端子は GPIO6 として機能します：
1. カメラ 2 インタフェースが有効である（REG[4000h] のビット 3 ＝ 1）
。
2. FP1IOx 端子が LCD1 出力に使用され（REG[4000h] のビット 3 ＝ 0）
、かつパネル信号がシリアルイ
ンタフェースをもたない（REG[4000h] のビット 2 ＝ 0）
。
GPIO7
LCD2 が FP1IOx 端子を使用せず（33 ページの表 5-17「FP1IO の端子マッピングの一覧（LCD1 ／カメ
ラ 2）
」の注 2 を参照）、かつ以下に示す条件のいずれかが真であるとき、FP1IO19 端子は GPIO7 として
機能します：
1. FP1IOx 端子が LCD1 出力に使用され（REG[4000h] のビット 3 ＝ 0）
、かつパネル信号がシリアルイ
ンタフェースをもたない（REG[4000h] のビット 2 ＝ 0）
。
2. カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）、かつ RGB データストリームインタ
フェースが選択されている（REG[0D46h] のビット 2 ＝ 1）
。
3. カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）、かつ 8 ビットのカメラインタフェー
スが選択され（REG[0D46h] のビット 2 ＝ 0）
、なおかつキーバッドインタフェース信号がホストイ
ンタフェース端子に割り当てられている（REG[0186h] のビット 5 ＝ 0）
。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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539
20. 汎用IO端子
注
キーバッドインタフェースが FP1IO 端子に割り当てられている（REG[0186h] のビット 5 ＝ 1）場合、
GPIO7 は使用できません。
GPIO8
GPIO8 は、REG[0186h] のビット 5 に従って FP1IO14 または AB17 のいずれかに割り当てられます。
REG[0186h] のビット 5 ＝ 0 のとき：
LCD2 が FP1IOx 端子を使用せず（表 5-17 の注 2 を参照）
、かつカメラ 2 インタフェースが有効（REG[4000h]
のビット 3 ＝ 1）で、なおかつ 8 ビットのカメラインタフェースが選択されている（REG[0D46h] のビッ
ト 2 ＝ 0）場合、GPIO8 は FP1IO14 に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが AB17 を使用しない（29 ページの表 5-15「ホストインタフェースの端
子マッピング 3」を参照）場合、GPIO8 は AB17 に割り当てられます。
GPIO9
GPIO9 は、REG[0186h] のビット 5 に従って FP1IO15 または M/R# のいずれかに割り当てられます。
REG[0186h] のビット 5 ＝ 0 のとき：
カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）で、かつ 8 ビットのカメラインタフェー
スが選択されている（REG[0D46h] のビット 2 ＝ 0）場合、GPIO9 は FP1IO15 に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが M/R# を使用しない（29 ページの表 5-15「ホストインタフェースの端
子マッピング 3」を参照）場合、GPIO9 は M/R# に割り当てられます。
GPIO10
GPIO10 は、REG[0186h] のビット 5 に従って FP1IO16 または AB20 のいずれかに割り当てられます。
REG[0186h] のビット 5 ＝ 0 のとき：
カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）で、かつ 8 ビットのカメラインタフェー
スが選択されている（REG[0D46h] のビット 2 ＝ 0）場合、GPIO10 は FP1IO16 に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが AB20 を使用しない（29 ページの表 5-15「ホストインタフェースの端
子マッピング 3」を参照）場合、GPIO10 は AB20 に割り当てられます。
540
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
20. 汎用IO端子
GPIO11
GPIO11 は、REG[0186h] のビット 5 に従って FP1IO17 または AB13 のいずれかに割り当てられます。
REG[0186h] のビット 5 ＝ 0 のとき：
LCD2 が FP1IOx 端子を使用せず（33 ページの表 5-17「FP1IO の端子マッピングの一覧（LCD1 ／カメ
ラ 2）
」の注 2 を参照）
、かつカメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）で、なおか
つ 8 ビットのカメラインタフェースが選択されている（REG[0D46h] のビット 2 ＝ 0）場合、GPIO11 は
FP1IO17 に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが AB13 を使用しない（29 ページの表 5-15「ホストインタフェースの端
子マッピング 3」を参照）場合、GPIO11 は AB13 に割り当てられます。
GPIO12
GPIO12 は、REG[0186h] のビット 5 に従って FP1IO20 または AB19 のいずれかに割り当てられます。
REG[0186h] のビット 5 ＝ 0 のとき：
カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）
、かつ 8 ビットのカメラインタフェース
が選択されている（REG[0D46h] のビット 2 ＝ 0）場合、GPIO12 は FP1IO20 に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが AB19 を使用しない（29 ページの表 5-15「ホストインタフェースの端
子マッピング 3」を参照）場合、GPIO12 は AB19 に割り当てられます。
GPIO[15:13]
GPIO[15:13] は、REG[0186h] のビット 5 に従って FP1IO[23:21] または AB[14:16] のいずれかに割り当て
られます。
REG[0186h] のビット 5 ＝ 0 のとき：
カメラ 2 インタフェースが有効（REG[4000h] のビット 3 ＝ 1）
、かつ 8 ビットのカメラインタフェース
が選択されている
（REG[0D46h] のビット 2 ＝ 0）場合、
GPIO[15:13] は FP1IO[23:21] に割り当てられます。
REG[0186h] のビット 5 ＝ 1 のとき：
選択したホストインタフェースが AB[14:16] を使用しない（29 ページの表 5-15「ホストインタフェース
の端子マッピング 3」を参照）場合、GPIO[15:13] は AB[14:16] に割り当てられます。
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541
21. ホストインタフェース
21. ホストインタフェース
21.1
概要
• 注：S1D/S2D13515 は、リトルエンディアンインタフェースのみサポートします。
S1D13515/S2D13515は、複数タイプのホストインタフェースを扱うことができます。
ホストインタフェー
スは 8 ビットデータと 16 ビットデータが可能であり、以下のように分類できます：
• パラレル、ダイレクト、8 ビット
• Intel80 タイプ 1、Intel80 タイプ 2
• NEC V850 タイプ 1、NEC V850 タイプ 2
• ルネサス SH4
• パラレル、ダイレクト、16 ビット
• Intel80 タイプ 1、Intel80 タイプ 2
• NEC V850 タイプ 1、NEC V850 タイプ 2
• ルネサス SH4
• Marvell PXA3xx
• TI TMS470
• MPC555
• パラレル、インダイレクト、8 ビット
• Intel80 タイプ 1、Intel80 タイプ 2
• NEC V850 タイプ 1、NEC V850 タイプ 2
• ルネサス SH4
• パラレル、インダイレクト、16 ビット
• Intel80 タイプ 1、Intel80 タイプ 2
• NEC V850 タイプ 1、NEC V850 タイプ 2
• ルネサス SH4
• TI TMS470
• MPC555
• シリアル、インダイレクト
• SPI
• I2C
542
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21. ホストインタフェース
専用の入力設定端子として CNF1 と CNF2 の 2 つが用意されています。これはホストインタフェースタ
イプの選択に使用されます。端子の制限上、CNF1 端子と CNF2 端子の状態によっては、一部のホスト
インタフェース端子がホストインタフェースタイプを選択する設定端子として使用されることもあり
ます。
TI TMS470 および MPC555 のインタフェースは最も多くの端子を必要とします。CNF1 ＝ 1 のときに両
者が選択されます。CNF1 ＝ 1 のとき、TI TMS470 と MPC555 の区別は CNF2 を用いて行います。CNF2
＝ 0 のときは TI TMS470、CNF2 ＝ 1 のときは MPC555 です。
TI TMS470 では、16 ビットのダイレクトと 16 ビットのインダイレクトのみが使用でき、両モードの選
択は AB0 端子によって行われます。
MPC555 では、16 ビットのダイレクトと 16 ビットのインダイレクトのみが使用できます。両モードの
選択は BE1# 端子によって行われ、0 がインダイレクト、1 がダイレクトです。
CNF1 ＝ 0 のとき、TEA#、BDIP#、および BURST# の入力端子はホストインタフェースにおいて使用さ
れません（それらは TI TMS470 と MPC555 にしか必要ないためです）
。その代わり、上記以外のホスト
インタフェースタイプを選択するホスト設定端子（それぞれ CNF3、CNF4、CNF5）として使用されま
す。CNF2 端子は、8 ビット（CNF2 ＝ 0）と 16 ビット（CNF2 ＝ 1）のインタフェースタイプの選択に
用いられます。CNF3 端子（TEA#）は、ダイレクトモード（CNF3 ＝ 1）とインダイレクトモード（CNF3
＝ 0）の選択に用いられます。
インダイレクトの 8 ビットおよび 16 ビットのモード（CNF3 ＝ 0）では、ホストインタフェースに対し
て上位のアドレスラインが使用されず、AB3 端子は CNF6 設定端子として使用されます。CNF4（BDIP#）、
CNF5（BURST#）、CNF6（AB3）の端子は、インダイレクトのホストインタフェースタイプを選択する
ために使用されます。
ダイレクトの 8 ビットモード（CNF3 ＝ 1, CNF2 ＝ 0）では、ホストインタフェースに対して BE1# 端子
が使用されず、それは CNF6 設定端子として使用されます。CNF4（BDIP#）、CNF5（BURST#）、CNF6
（BE1#）の端子は、ダイレクト 8 ビットのホストインタフェースタイプを選択するために使用されます。
ダイレクトの 16 ビットモード（CNF3 ＝ 1, CNF2 ＝ 1）では、ホストインタフェースに対して AB0 端子
が使用されず、それは CNF6 設定端子として使用されます。CNF4（BDIP#）、CNF5（BURST#）、CNF6
（AB0）の端子は、ダイレクト 16 ビットのホストインタフェースタイプを選択するために使用されます。
シリアルインタフェースでは、[CNF4, CNF5, CNF6] ＝ 011 であり、AB4 端子は CNF7 端子として使用さ
れ、SPI と I2C の選択を行います。シリアルホストインタフェースの選択は、[CNF2, CNF3] による 4 通
りの組み合わせのすべてにおいて反復／反映されます。SPI のシリアルホストインタフェースの選択で
ある [CNF2, CNF3] ＝ 10、[CNF4, CNF5, CNF6] ＝ 011、CNF7 ＝ 0 のいずれかひとつにおいて、未使用
のホストインタフェース端子がカメラ 1 に対する RGB ストリーミング入力インタフェースとして使用
されます。
インダイレクトのホストインタフェースおよび Marvell PXA3xx のホストインタフェースでは、未使用
ホストインタフェース端子の一部は GPIO またはキーバッド機能として使用されます。
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543
21. ホストインタフェース
21.2
Intel80 タイプ 1 のインタフェース
Intel80 タイプ 1 のインタフェースに用いられる端子を下の表にまとめます：
表 21-1 Intel80 タイプ 1 のホストインタフェース信号
S1D13515/
S2D13515 の端子
CS#
Intel80 タイプ 1
Intel80 タイプ 1
8 ビットインダイレクト 16 ビットインダイレクト
CS#
CS#
Intel80 タイプ 1
8 ビットダイレクト
Intel80 タイプ 1
16 ビットダイレクト
CS#
CS#
RD#
RD#
RD#
RD#
RD#
RD/WR#
WE#
WE#
WE#
WE#
WAIT#
WAIT#
WAIT#
WAIT#
WAIT#
2
-
LBE#1
BE0#
-
0
BE1#
-
02
-
UBE#1
DB15 ∼ DB8
-
D15 ∼ D8
-
D15 ∼ D8
DB7 ∼ DB0
D7 - D0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
3
アドレスラインまたはアドレスライン 3 または
ホストからの出力
ホストからの出力
M/R#
-
-
AB20 ∼ AB3
-
-
A20 ∼ A3
A20 ∼ A3
AB2
-
A2
-
A2
AB1
A1
A1
A1
A1
AB0
A0
-
A0
-
注
1. 16 ビットダイレクトモードでは、LBE# 端子および UBE# 端子は読み出しと書き込みに対するバイ
トのイネーブルとして使用されます。読み出しでは D15 ∼ D8 バイトと D7 ∼ D0 バイトの両方が駆
動されますが、D15 ∼ D8 / D7 ∼ D0 のデータが有効になるのは UBE# / LBE# が 0 のときに限られます。
2. 16 ビットインダイレクトモードでは、BE0# と BE1# の入力端子を 0 に固定もしくはプルダウンして
ください。また、ホストインタフェースバスでは 16 ビットアクセスしか行えません。ただし、
INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビットアクセスが可能です。
バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1 のときが D15 ∼ D8 です。
3. ダイレクトモードの場合、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスライン
かホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を
選択します。
544
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21. ホストインタフェース
21.3
Intel80 タイプ 2 のインタフェース
Intel80 タイプ 2 のインタフェースに用いられる端子を下の表にまとめます：
表 21-2 Intel80 タイプ 2 のホストインタフェース信号
S1D13515/
S2D13515 の端子
Intel80 タイプ 2
Intel80 タイプ 2
8 ビットインダイレクト 16 ビットインダイレクト
Intel80 タイプ 2
8 ビットダイレクト
Intel80 タイプ 2
16 ビットダイレクト
CS#
CS#
CS#
CS#
CS#
RD#
RD#
RD#
RD#
RD#1
2
BE0#
WE#
WE#
WE#
WEL#1
BE1#
-
WE#2
-
WEU#1
WAIT#
WAIT#
WAIT#
WAIT#
WAIT#
DB15 ∼ DB8
-
D15 ∼ D8
-
D15 ∼ D8
DB7 ∼ DB0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
-
アドレスライン 3 またはアドレスライン 3 または
ホストからの出力
ホストからの出力
M/R#
-
AB20 ∼ AB3
-
-
A20 ∼ A3
A20 ∼ A3
AB2
-
A2
-
A2
AB1
A1
A1
A1
A1
AB0
A0
-
A0
-
注
1. 16 ビットダイレクトモードでは、WEL# 端子と WEU# 端子は書き込みに対するバイトの有効かとし
て使用されます。読み出しは常に 16 ビットです。
2. 16 ビットインダイレクトモードでは、ホストインタフェースバスにおいて 16 ビット書き込みしか行
えません。また、BE0# と BE1# の入力は書き込みのイネーブル信号（WEL# または WEU#）に接続
してください。ただし、INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビッ
ト書き込みが可能です。バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1
のときが D15 ∼ D8 です。
3. ダイレクトモードでは、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスラインか
ホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を選
択します。
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（Rev. 1.7）
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545
21. ホストインタフェース
21.4
NEC V850 タイプ 1 のインタフェース
NEC V850 タイプ 1 のインタフェースに用いられる端子を下の表にまとめます：
表 21-3 NEC V850 タイプ 1 のホストインタフェース信号
S1D13515/
S2D13515 の端子
NEC V850 タイプ 1
NEC V850 タイプ 1
8 ビットインダイレクト 16 ビットインダイレクト
NEC V850 タイプ 1
8 ビットダイレクト
NEC V850 タイプ 1
16 ビットダイレクト
CS#
CS#
CS#
CS#
CS#
RD#
DSTB#
DSTB#
DSTB#
DSTB#
RD/WR#
R/W#
R/W#
R/W#
R/W#
WAIT#
WAIT#
WAIT#
WAIT#
WAIT#
2
-
LBEN#1
BE0#
-
0
BE1#
-
02
-
UBEN#1
BUSCLK
CLK
CLK
CLK
CLK
DB15 ∼ DB8
-
D15 ∼ D8
-
D15 ∼ D8
DB7 ∼ DB0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
3
アドレスラインまたはアドレスライン 3 または
ホストからの出力
ホストからの出力
M/R#
-
-
AB20 ∼ AB3
-
-
A20 ∼ A3
A20 ∼ A3
AB2
-
A2
-
A2
AB1
A1
A1
A1
A1
AB0
A0
-
A0
-
注
1. 16 ビットダイレクトモードでは、LBEN# 端子および UBEN# 端子は読み出しと書き込みに対するバ
イトのイネーブルとして使用されます。読み出しでは D15 ∼ D8 バイトと D7 ∼ D0 バイトの両方が
駆動されますが、D15 ∼ D8 / D7 ∼ D0 のデータが有効になるのは UBEN# / LBEN# が 0 のときに限
られます。
2. 16 ビットインダイレクトモードでは、BE0# と BE1# の入力端子を 0 に固定もしくはプルダウンして
ください。また、ホストインタフェースバスでは 16 ビットアクセスしか行えません。ただし、
INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビットアクセスが可能です。
バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1 のときが D15 ∼ D8 です。
3. ダイレクトモードの場合、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスライン
かホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を
選択します。
546
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21. ホストインタフェース
21.5
NEC V850 タイプ 2 のインタフェース
NEC V850 タイプ 2 のインタフェースに用いられる端子を下の表にまとめます：
表 21-4 NEC V850 タイプ 2 のホストインタフェース信号
S1D13515/
S2D13515 の端子
CS#
NEC V850 タイプ 2
NEC V850 タイプ 2
8 ビットインダイレクト 16 ビットインダイレクト
CS#
CS#
NEC V850 タイプ 2
8 ビットダイレクト
NEC V850 タイプ 2
16 ビットダイレクト
CS#
CS#
RD#
RD#
RD#
RD#
RD#
BE0#
WR#
WR#2
WR#
WRL#1
BE1#
-
WR#2
-
WRH#1
BUSCLK
CLK
CLK
CLK
CLK
WAIT#
WAIT#
WAIT#
WAIT#
WAIT#
DB15 ∼ DB8
-
D15 ∼ D8
-
D15 ∼ D8
DB7 ∼ DB0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
3
アドレスラインまたはアドレスライン 3 または
ホストからの出力
ホストからの出力
M/R#
-
-
AB20 ∼ AB3
-
-
A20 ∼ A3
A20 ∼ A3
AB2
-
A2
-
A2
AB1
A1
A1
A1
A1
AB0
A0
-
A0
-
注
1. 16 ビットダイレクトモードでは、WRL# 端子と WRH# 端子は書き込みに対するバイトのイネーブル
として使用されます。読み出しは常に 16 ビットです。
2. 16 ビットインダイレクトモードでは、ホストインタフェースバスにおいて 16 ビット書き込みしか行
えません。また、BE0# と BE1# の入力は書き込みのイネーブル信号（WRL# または WRH#）に接続
してください。ただし、INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビッ
ト書き込みが可能です。バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1
のときが D15 ∼ D8 です。
3. ダイレクトモードでは、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスラインか
ホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を選
択します。
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（Rev. 1.7）
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547
21. ホストインタフェース
21.6
ルネサス SH4 のインタフェース
ルネサス SH4 のインタフェースに用いられる端子を下の表にまとめます：
表 21-5 ルネサス SH4 のホストインタフェース信号
S1D13515/
S2D13515 の端子
CS#
ルネサス SH4
ルネサス SH4
8 ビットインダイレクト 16 ビットインダイレクト
ルネサス SH4
8 ビットダイレクト
ルネサス SH4
16 ビットダイレクト
CS#
CS#
CS#
CS#
RD#
RD#
RD#
RD#
RD#
RD/WR#
WR#
-
WR#
-
2
BE0#
-
WE#
-
WE0#1
BE1#
-
WE#2
-
WE1#1
WAIT#
RDY#
RDY#
RDY#
RDY#
BS#
BS#
BS#
BS#
BS#
BUSCLK
CLK
CLK
CLK
CLK
DB15 ∼ DB8
-
D15 ∼ D8
-
D15 ∼ D8
DB7 ∼ DB0
D7 ∼ D0
D7 ∼ D0
D7 ∼ D0
M/R#
-
-
AB20 ∼ AB3
-
-
D7 ∼ D0
3
アドレスラインまたはアドレスライン 3 または
ホストからの出力
ホストからの出力
A20 ∼ A3
A20 ∼ A3
AB2
-
A2
-
A2
AB1
A1
A1
A1
A1
AB0
A0
-
A0
-
注
1. 16 ビットダイレクトモードでは、WE0# 端子と WE1# 端子は書き込みに対するバイトのイネーブル
として使用されます。読み出しは常に 16 ビットです。
2. 16 ビットインダイレクトモードでは、ホストインタフェースバスにおいて 16 ビット書き込みしか行
えません。また、BE0# と BE1# の入力は書き込みのイネーブル信号（WE0# または WE1#）に接続
してください。ただし、INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビッ
トアクセスが可能です。バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1
のときが D15 ∼ D8 です。
3. ダイレクトモードでは、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスラインか
ホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を選
択します。
548
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
21. ホストインタフェース
21.7
Marvell PXA3xx のインタフェース
Marvell PXA3xx の VLIO インタフェースに用いられる端子を下の表にまとめます：
表 21-6 Marvell PXA3xx の VLIO インタフェース信号
S1D13515/
S2D13515 の端子
Marvell PXA3xx VLIO
16 ビットダイレクト
CS#
CS#
RD#
DF_nOE
RD/WR#
DF_nWE
WAIT#
RDY
BE0#
nBE04
BE1#
nBE14
DB15 ∼ DB8
DF_IO15 ∼ DF_IO8
DB7 ∼ DB0
DFIO7 ∼ DFIO0
AB6
nLUA1, 2
AB5
nLLA1, 2
AB4 ∼ AB1
DF_ADDR3 ∼ DF_ADDR01, 3
注
1. Marvell PXA3xx の VLIO インタフェースは 16 ビットであることが前提です。またアドレスはバイト
アドレスではなく、16 ビットのワードアドレスです。このワードアドレスは nLUA と nLLA によっ
てラッチされます。DF_ADDR3 ∼ DF_ADDR0 はワードアドレスであるとします。
2. ラッチしたワードアドレスのビット 21（内部バイトアドレスのビット 22）は、内部的にはメモリ空
間かレジスタ空間かを選択する M/R# として使用されます。前記のラッチされたワードアドレスの
ビット 19 ∼ 0 は、内部的にはバイトアドレスのビット 20 ∼ 1 として使用されます。
3. nLUA と nLLA の片方または両方によってワードアドレスがラッチされた直後、内部バイトアドレス
のビット 4 ∼ 1 は常に、ラッチされたワードアドレスのビット 3 ∼ 0 を使用します。アドレスのラッ
チ後に行われる最初の読み出しまたは書き込みが終了すると、内部バイトアドレスのビット 4 ∼ 1
は、バースト形態での後続の読み出しまたは書き込みにおいて DF_ADDR3 ∼ DF_ADDR0 を使用す
るように切り替わります。ただし、新たなアドレスのラッチ（nLUA と nLLA の片方または両方の
Low パルス出力）が発生する場合は除きます。その場合、内部バイトアドレスのビット 4 ∼ 1 は、
ラッチされたワードアドレスのビット 3 ∼ 0 を使用するように戻ります。
4. nBE0 端子と nBE1 端子は読み出しと書き込みに対するバイトのイネーブルとして使用されます。読
み出しでは DF_IO15 ∼ DF_IO8 バイトと DF_IO7 ∼ DF_IO0 バイトの両方が駆動されますが、DF_IO15
∼ DF_IO8 / DF_IO7 ∼ DF_IO0 のデータが有効になるのは nBE1 / nBE0 が 0 のときに限られます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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549
21. ホストインタフェース
21.8
TI TMS470 のインタフェース
TI TMS470 のインタフェースに用いられる端子を下の表にまとめます：
表 21-7 TI TMS470 のホストインタフェース信号
S1D13515/
S2D13515 の端子
TI TMS470
16 ビットインダイレクト
TI TMS470
16 ビットダイレクト
CS#
CS#
CS#
RD#
OE#
OE#
RD/WR#
RD/WR#
RD/WR#
WAIT#
TA#
TA#
BE0#
3
0
LB#2
BE1#
03
UB#2
BS#
TS#
TS#
BURST#
BURST#
BURST#
BDIP#
BDIP#
BDIP#
TEA#
ERR_ACK#
ERR_ACK#
BUSCLK
CLK
CLK
DB15 ∼ DB8
D15 ∼ D8
D15 ∼ D8
DB7 ∼ DB0
D7 ∼ D0
D7 ∼ D0
M/R#
-
アドレスライン 4 または
ホストからの出力
AB20 ∼ AB3
-
A20 ∼ A3
AB2
A2
A2
AB1
A1
A1
注
1. バーストアクセスの場合、データバス幅が 16 ビットで転送最大ワードが 32 ビットであるため、バー
スト長は 2 になります。
2. 16 ビットダイレクトモードでは、LB# 端子と UB# 端子は読み出しと書き込みに対するバイトのイ
ネーブルとして使用されます。読み出しでは D15 ∼ D8 バイトと D7 ∼ D0 バイトの両方が駆動され
ますが、D15 ∼ D8 / D7 ∼ D0 のデータが有効になるのは UB# / LB# が 0 のときに限られます。
3. 16 ビットインダイレクトモードでは、BE0# と BE1# の入力端子を 0 に固定もしくはプルダウンして
ください。また、ホストインタフェースバスでは 16 ビットアクセスしか行えません。ただし、
INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引き続き 8 ビットアクセスが可能です。
バイトデータの位置は、INDEX[0] ＝ 0 のときが D7 ∼ D0、INDEX[0] ＝ 1 のときが D15 ∼ D8 です。
4. ダイレクトモードでは、S1D13515/S2D13515 の M/R# 入力に対する接続先は上位アドレスラインか
ホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジスタ空間を選
択します。
550
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21. ホストインタフェース
21.9
MPC555 のインタフェース
S1D13515/S2D13515 は、ビッグエンディアン設定には対応していません。ホスト側は、
S1D13513/S2D13515 と MPC555 インターフェースで接続する場合、外部バスでリトルエンディアンに
設定する必要があります。
MPC555 のインタフェースに用いられる端子を下の表にまとめます：
表 21-8 MPC555 のホストインタフェース信号
S1D13515/
S2D13515 の端子
MPC555
16 ビットインダイレクト
MPC555
16 ビットダイレクト
CS#
CS#
CS#
RD#
3, 4
1
TSIZ01, 2
RD/WR#
RD/WR#
RD/WR#
WAIT#
BI#
BI#
BE0#
0
3, 4
TSIZ11, 2
BE1#
06
16
BS#
TS#
TS#
BURST#
BURST#
BURST#
BDIP#
BDIP#
BDIP#
TEA#
TEA#
TEA#
BUSCLK
CLK
CLK
DB15 ∼ DB8
D0 ∼ D7
D0 ∼ D7
DB7 ∼ DB0
D8 ∼ D15
D8 ∼ D15
M/R#
-
アドレスライン 5 または
ホストからの出力
AB20 ∼ AB3
-
A11 ∼ A28
AB2
A29
A29
AB1
A30
A30
AB0
-3, 4
A311, 2
注
1. 16 ビットダイレクトモードの非バーストアクセスでは、TSIZ1、TSIZ0、A31 の端子が内部的にデ
コードされ、読み出しと書き込みに対するバイトのイネーブルを生成します。読み出しでは D0 ∼
D7 バイトと D8 ∼ D15 バイトの両方が駆動されますが、D0 ∼ D7 / D8 ∼ D15 のデータが有効にな
るのはそのバイトレーンが有効であるときに限られます。
2. 16 ビットダイレクトモードのバーストアクセスでは、転送される各ワード（TA# Low）は 16 ビット
であるとします。最初、内部アドレスカウンタには A11 ∼ A30 に格納されるアドレスがロードされ、
各ワードが転送されるごとに 2 ずつインクリメントされます。16 以上になるとその剰余が使用され
ます。開始アドレスが 8 のとき、内部アドレスの値は 8 → A → C → E → 0 → 2 →……のようにイン
クリメントされます。
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551
21. ホストインタフェース
3. 16 ビットインダイレクトモードでは、TSIZ0 端子を 1 に固定もしくはプルアップしてください。ま
た、TSIZ1 端子を 0 に固定もしくはプルダウンしてください。
ホストインタフェースバスでは 16 ビッ
トアクセスしか行えません。ただし、INDEX[15:0] レジスタのビット 15 を使うことで、ホストは引
き続き 8 ビットアクセスが可能です。バイトデータの位置は、INDEX[0] ＝ 0 のときが D8 ∼ D15、
INDEX[0] ＝ 1 のときが D0 ∼ D7 です。
4. インダイレクトモードで使用できるレジスタないしポートは、INDEX（[A29, A30] ＝ 00）、DATA
（[A29, A30] ＝ 01）
、CONTROL（[A29, A30] ＝ 10）の 3 つしかありません。16 ビットのインダイレ
クトモードで起こりうるバーストアクセスの種類は以下のとおりです：
• バースト長＝ 1
• Read/Write INDEX
• Read/Write DATA
• Read/Write CONTROL
5. ダイレクトモードの場合、S1D13515/S2D13515 の M/R# 入力に対する接続先はアドレスライン（A0
∼ A10）かホストからの出力端子のいずれかが可能であり、それによってメモリ空間またはレジス
タ空間を選択します。
6. MPC555 のインタフェースでは、インダイレクトアドレッシングかダイレクトアドレッシングかの
選択には BE1# 端子が使用されます。
552
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21. ホストインタフェース
21.10 SPI ホストインタフェース
SPI ホストインタフェースに用いられる端子を下の表にまとめます：
表 21-9 SPI ホストインタフェース信号
S1D13515/
S2D13515 の端子
SPI ホスト
CS#
HSCS#
RD/WR#
HSDI
（ホスト→ S1D13515/S2D13515）
WAIT#
HSDO
（S1D13515/S2D13515 →ホスト）
BE0#
HSCK
AB5
SPICLKSEL
SPI ホストモジュールにおいてインタフェースを動作可能にするには、有効クロックの選択が必要です。
SPI ホストモジュールのクロック選択は、SPICLKEN（AB5）端子と REG[0061h] のビット 2 およびビッ
ト 0 の組み合わせによって決まります。
SPI シリアルホストインタフェースはバイト型インタフェースであり、その動作はパラレルインダイレ
クト 8 ビットのホストインタフェースと似ています（560 ページの 21.12「ホストインタフェースのアク
セス方法」を参照）。SPI の各転送サイクルの先頭は常にコマンドバイトであり、その後にはそのコマン
ドバイトによって決まる後続バイトが続きます。コマンドの機能は、パラレルインダイレクトのホスト
インタフェースにおけるリード／ライトサイクルと同様です。SPI シリアルホストインタフェースに対
して定義されているコマンドバイトを以下に示します：
表 21-10 SPI ホストインタフェースのコマンド
Command[7:0]
00000000
(00h)
10000000
(80h)
名称
説明
これは「Write INDEX[15:0]」コマンドです。INDEX[15:0] レ
ジスタに対する書き込みを行います。
Write INDEX[15:0]
コマンドバイトの後ろには、2 バイトの書き込みデータが続き
ます。コマンドバイトに続く第 1 バイトは INDEX[7:0] の値、
第 2 バイトは INDEX[15:8] の値です。
これは「Read INDEX[15:0]」コマンドです。INDEX[15:0] レ
ジスタに対する読み出しを行います。
Read INDEX[15:0]
コマンドバイト（書き込み）の後ろには、2 バイトの読み出し
データが続きます。コマンドバイトに続く第 1 バイトは
INDEX[7:0] の値、第 2 バイトは INDEX[15:8] の値です。
これは「Write DATA Port」コマンドです。データポートにバ
イト列を書き込む処理に使用します。
00000001
(01h)
Write DATA Port
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コマンドバイトの後ろには、書き込みを行うデータバイト列
が続きます。オートインクリメントビット（CONTROL[0]）が
1 に設定されている場合、INDEX は各データバイトについて
1 ずつインクリメントされ、チップセレクト端子が High に変
わるまでそれが続きます。オートインクリメントビットが 0
のとき、INDEX はインクリメントされません。
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553
21. ホストインタフェース
表 21-10 SPI ホストインタフェースのコマンド ( 続き )
名称
Command[7:0]
説明
これは「Read DATA Port」コマンドです。データポートから
バイト列を読み出す処理に使用します。
10000001
(81h)
00000010
(02h)
Read DATA Port
Write CONTROL[7:0]
コマンドバイトの後ろには、読み出しを行うデータバイト列
が続きます。オートインクリメントビット（CONTROL[0]）が
1 に設定されている場合、INDEX は各データバイトについて
1 ずつインクリメントされ、チップセレクト端子が High に変
わるまでそれが続きます。オートインクリメントビットが 0
のとき、INDEX はインクリメントされません。
これは「Write CONTROL[7:0]」コマンドです。CONTROL[7:0]
レジスタに対する書き込みを行います（現時点で定義されて
いるのは CONTROL[0] のみであり、CONTROL[7:1] は将来用
に確保されている状態です）。
コマンドバイトの後ろには、1 バイトの書き込みデータが続き
ます。そこに CONTROL[7:0] の値が格納されます。
10000010
(82h)
Read CONTROL[7:0]
これは「Read CONTROL[7:0]」コマンドです。CONTROL[7:0]
レジスタに対する読み出しを行います。
コマンドバイトの後ろには、1 バイトの読み出しデータが続き
ます。そこに CONTROL[7:0] の値が格納されます。
SPI ホストインタフェースにおける各コマンドの転送サイクルを下の図に示します：
HSCS#
HSCK
HSI
コマンド
INDEX[7:0]
INDEX[15:8]
HSO
Hi-Z
図 21-1 SPI ホストにおける「Write INDEX」のコマンド転送サイクル
HSCS#
HSCK
HSI
HSO
コマンド
（ダミーライト）（ダミーライト）
INDEX[7:0]
INDEX[15:8]
図 21-2 SPI ホストにおける「Read INDEX」コマンドの転送サイクル
554
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21. ホストインタフェース
HSCS#
HSCK
コマンド
HSI
CONTROL[7:0]
HSO
Hi-Z
図 21-3 SPI ホストにおける「Write CONTROL」コマンドの転送サイクル
HSCS#
HSCK
コマンド
HSI
（ダミーライト）
CONTROL[7:0]
HSO
図 21-4 SPI ホストにおける「Read CONTROL」コマンドの転送サイクル
HSCS#
HSCK
HSI
コマンド
DATA1
DATA2
DATA3
DATAN
HSO
Hi-Z
図 21-5 SPI ホストにおける「Write DATA」コマンドの転送サイクル
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555
21. ホストインタフェース
HSCS#
HSCK
HSI
HSO
コマンド
（ダミーライト）
（ダミーライト）
（ダミーライト）
DATA1
（ダミーライト）
DATA2
DATAN
1 バイト遅延
Hi-Z
図 21-6 SPI ホストにおける「Read DATA」コマンドの転送サイクル
注
1. 「Read DATA」転送サイクルでは、第 1 バイトのデータを最初に読み出すための時間が
S1D13515/S2D13515 において必要となり、第 1 バイトが出力されるのはコマンドバイトに続く 1 バ
イト遅延のあとになります。
2. HSCK の最大周波数ないし最小周期は次式によって決まります：
(8 HSCK サイクル ) ≧ [((W ＋ 5) SysClk サイクル ) ＋ (7 ClkSpi サイクル )]
W ＝ワースト VBUS アクセス周期
SysClk ＝システムクロック
ClkSpi ＝ホスト SPI インタフェースのクロック
内部レジスタへのアクセスの場合、W ＝ 4。
内部 RAM へのアクセスであって、DMA コントローラがアクセス対象の内部 RAM ブロックに対し
てバーストアクセスを行っていない場合、W ＝ 3。
内部 RAM へのアクセスであって、DMA コントローラがアクセス対象の内部 RAM ブロックに対し
てバーストアクセスを行っている場合、W ＝ 17。
556
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21. ホストインタフェース
21.11 I2C ホストインタフェース
I2C ホストインタフェースに用いられる端子を下の表にまとめます：
表 21-11 I2C ホストインタフェース信号
S1D13515/
S2D13515 の端子
I2C ホスト
WAIT#
HSDA
BS#
HSCL
AB5
SPICLKSEL
I2C ホストモジュールにおいてインタフェースを動作可能にするには、有効クロックの選択が必要です。
I2C ホストモジュールのクロック選択は、I2CCLKEN（AB5）端子と REG[0063h] のビット 2 およびビッ
ト 0 の組み合わせによって決まります。
I2C におけるホストアクセス方法は、SPI ホストの場合と同様です。SPI と I2C の最大の違いは、SPI に
HSCS#（チップセレクト）信号がある点です。I2C にはチップセレクトがなく、スレーブデバイス
（S1D13515/S2D13515）は I2C パケット内のスレーブアドレスによって選択されます。
I2C ホストインタフェースモードにおける S1D13515/S2D13515 の 7 ビットスレーブアドレスは、DB6 ∼
DB0 端子によって定義されます。DB6 ∼ DB0 端子を所望の 7 ビットスレーブアドレス値に固定してく
ださい。スレーブアドレスについて下の表にまとめます。
表 21-12 I2C のスレーブアドレス
スレーブアドレス
備考
0000_000
Reserved
0000_001
Reserved
0000_010
Reserved
0000_011
Reserved
0000_1xxb
Reserved
0001_000 ∼ 1110_111
使用可
1111_0xxb
Reserved
1111_1xxb
Reserved
注
1. I2C のスレーブアドレスの変更にはハードウェア RESET# が必要です。
2. 予約済みの I2C スレーブアドレスは使用できません。詳しくは、最新の『I2C-bus specification and user
manual』（UM10204）を参照してください。
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557
21. ホストインタフェース
コマンドバイトが定義されている点で、I2C ホストの転送サイクルは SPI ホストの転送サイクルに似て
います。I2C ホストインタフェースにおける各コマンドの転送サイクルを下の図に示します：
0
S
スレーブアドレス
コマンド
R/W Ack
Ack
INDEX[7:0]
INDEX[15:8] Ack
Ack
P
S ＝開始条件
P ＝停止条件
図 21-7 I2C ホストにおける「Write INDEX」のコマンド転送サイクル
1
0
S
スレーブアドレス
R/W Ack
コマンド
Ack
Sr
スレーブアドレス
R/W Ack
INDEX[7:0]
Ack
INDEX[15:8] Nak
P
S ＝開始条件
Sr ＝後続の開始条件
P ＝停止条件
図 21-8 I2C ホストにおける「Read INDEX」コマンドの転送サイクル
0
S
スレーブアドレス
コマンド
R/W Ack
Ack CONTROL[7:0] Ack
P
S ＝開始条件
P ＝停止条件
図 21-9 I2C ホストにおける「Write CONTROL」コマンドの転送サイクル
1
0
S
スレーブアドレス
R/W Ack
コマンド
Ack
Sr
スレーブアドレス
R/W Ack CONTROL[7:0] Nak
P
S ＝開始条件
Sr ＝後続の開始条件
P ＝停止条件
図 21-10 I2C ホストにおける「Read CONTROL」コマンドの転送サイクル
0
S
スレーブアドレス
R/W Ack
コマンド
Ack
DATAN
Ack
DATA1
Ack
DATA2
Ack
P
S ＝開始条件
P ＝停止条件
図 21-11 I2C ホストにおける「Write DATA」コマンドの転送サイクル
558
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21. ホストインタフェース
1
0
S
スレーブアドレス
R/W Ack
コマンド
Ack
Sr
スレーブアドレス
DATAN
R/W Ack
Nak
DATA1
Ack
DATA2
Ack
P
S ＝開始条件
Sr ＝後続の開始条件
P ＝停止条件
図 21-12 I2C ホストにおける「Read DATA」コマンドの転送サイクル
注
1. 「Read DATA」転送サイクルにおいて、S1D13515/S2D13515 は要求データバイトを内部的に読み出す
まで各データバイトに対して SCL を Low に固定します。
2. 「Write DATA」転送サイクルでは、SCL の最大周波数ないし最小周期は次式によって決まります：
(8 SCL サイクル ) ≧ [((W ＋ 5) SysClk サイクル ) ＋ (17 ClkI2c サイクル )]
W ＝ワースト VBUS アクセス周期
SysClk ＝システムクロック
ClkI2c ＝ホスト I2C インタフェースのクロック
内部レジスタへのアクセスの場合、W ＝ 4。
内部 RAM へのアクセスであって、DMA コントローラがアクセス対象の内部 RAM ブロックに対し
てバーストアクセスを行っていない場合、W ＝ 3。
内部 RAM へのアクセスであって、DMA コントローラがアクセス対象の内部 RAM ブロックに対し
てバーストアクセスを行っている場合、W ＝ 17。
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21. ホストインタフェース
21.12 ホストインタフェースのアクセス方法
S1D13515/S2D13515 は 32 ビットの内部アドレス空間を備えています。外部 SDRAM、内部レジスタ、内
部 RAM、シリアルフラッシュメモリは、すべてこの単一の 32 ビット内部アドレス空間にマッピングさ
れます。内部 C33PE プロセッサとホストは、この 32 ビットアドレス空間に対してフルにアクセスでき
ます。この項では、ホストがこの 32 ビット内部アドレス空間にアクセスする方法について説明します。
S1D13515/S2D13515 においてサポートされるホストインタフェースは、ダイレクトとインダイレクトと
いう 2 種類のモードに大別されます。ダイレクトモードはパラレル（SPI と I2C 以外）のホスト専用で
あり、ホストから S1D13515/S2D13515 へのインタフェースに AB20 ∼ AB0 のアドレスラインが使用さ
れることを前提にしています。インダイレクトモードは、パラレルとシリアルのホストに使用します。
パラレルホストに対してインダイレクトモードが使用されるのは、ホストと S1D13515/S2D13515 の間に
3 つ以上のアドレスライン接続を設けることを制限する制約がシステム内に存在する場合です。
21.12.1 ダイレクトモード
ダイレクトモードのパラレルホストでは、ホストインタフェースに対して 2 つのアドレス空間が定義さ
れています。
M/R#入力端子により、メモリ空間
（M/R#＝1）
かレジスタ空間（M/R#＝0）かが選択されます。
ホストがメモリ空間にアクセスする場合、
ホストは 32 ビット内部アドレス空間のウインドウないしペー
ジに直接アクセスします。ホストインタフェースにはアドレスラインに対して AB20 ∼ AB0 端子が用意
されているだけであり、これは 32 ビット内部アドレス空間へのダイレクトアクセスにおいて下位アド
レスのビット群を形成します。上位アドレスのビット群は、Internal Memory Space Upper Address Register
によって与えられます。これはレジスタ空間でアクセスします。
レジスタ空間は 64 KB のアドレス空間で、AB15 ∼ AB0 のアドレスラインのみを使用します。レジスタ
空間には次に示す 3 種類のレジスタがあります（図 21-13 参照）
：
• 第 1 グループ：ホストインタフェースのみがアクセスおよび使用できるレジスタ。
• 第 2 グループ：ホストと内部 C33PE プロセッサの両方がアクセスでき、両者による同時アクセスに
対して調整される内部コアレジスタ。
• 第 3 グループ：ホストと内部 C33PE プロセッサの両方がアクセスできる内部コアレジスタだが、両
方が同時にアクセスすることはできない。
このほか、同期および非同期という 2 種類のレジスタも存在します。同期レジスタの使用にあたっては、
S1D13515/S2D13515 内のシステムクロックが稼働していることが必要です。非同期レジスタはシステム
クロックが稼働していなくてもアクセスできます。
第 3 グループのレジスタはクロック制御レジスタが中心であり、ホストから非同期でアクセスできます。
第 3 グループのレジスタの制御権をホストと C33PE の間で選択するには、REG[0084h] のビット 0（ホ
ストによってのみ非同期でアクセス可能）を用います。このビットが 0 のときは内部 C33PE プロセッサ
がアクセス権をもち、1 のときはホストが非同期アクセス権をもちます。
560
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21. ホストインタフェース
ホストインタフェースのレジスタ空間および S1D13515/S2D13515 に備わる 32 ビット内部アドレス空間
との関係を以下の図に示します：
ホストのレジスタ空間の
アドレス
第 2 グループ
0000h ∼ 001Fh
タイプ
第 3 グループ
0020h ∼ 004Fh
第 2 グループ
0050h ∼ 007Fh
第 1 グループ
0080h ∼ 008Fh
同期
非同期
0090h ∼ 00A5h
00A6h ∼ 00ADh
同期
第 1 グループ
0000_0000h
同期
非同期
00AEh ∼ 00AFh
第 2 グループ
第 1 グループ
第 2 グループ
00B0h ∼ 023Fh
同期
0240h ∼ 03FFh
SDRAM リード／
ライトバッファ
同期
0400h ∼ 7FFFh
同期
32 ビット内部アドレス空間
0400_0000h ∼
0400_7FFFh
内部
RAM1
0400_8000h ∼
0400_FFFFh
内部
RAM2
0401_0000h ∼
0401_7FFFh
内部
RAM3
0430_0000h ∼
0430_FFFFh
内部
ROM
1000_0000h ∼
1FFF_FFFFh
外部
SDRAM
2000_0000h ∼
2FFF_FFFFh
シリアルフラッシュ
メモリの読み出し
3800_0000h ∼
3800_007Fh
3800_00B0h ∼
3800_023Fh
8000h ∼ FFFFh
内部
コア
レジスタ
3800_0400h ∼
3800_7FFFh
第 1 グループ＝ホストのみアクセス可のレジスタ
第 2 グループ＝ホストと C33PE がアクセス可のレジスタ
（調整あり）
第 3 グループ＝ホストと C33PE がアクセス可のレジスタ
（一度に片方のみ）
4000_0000h ∼
7FFF_FFFFh
色深度
コンバータ
ポート（注）
注
ホストによるダイレクトアクセスは不可、C33 または DMAC 経由のみアクセス可能。
FFFF_FFFFh
図 21-13 ホストインタフェースのレジスタ空間
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21. ホストインタフェース
ホストインタフェースのレジスタ空間を使うことにより、ホストは S1D13515/S2D13515 の内部コアレジ
スタに直接アクセスすることができます。レジスタ空間の中には、ホストが 32 ビット内部アドレス空
間に間接的にアクセスするためのレジスタもあります。この点はメモリ空間を用いたアクセスと異なり
ます。
REG[0080h] ∼ REG[0081h] の Internal Memory Space Upper Address Register（MUADDR[31:16]）は、メモ
リ空間アクセスに際して上位アドレスのビット群を設定するためのものです。メモリ空間アクセスで
は、
AB20 ∼ AB0 と MUADDR のレジスタビットを連結することによって 32 ビット内部アドレスを作っ
ています。また、REG[0082h] には Internal Memory Space Upper Address Mask Register があります。これ
は、メモリ空間アクセスにおける 32 ビット内部アドレスの作成方法を指定するために使用されます。32
ビットアドレスのビット 31 ∼ 21 には MUADDR[31:21] が、ビット 15 ∼ 0 には AB15 ∼ AB0 が使用さ
れます。32 ビットアドレスのビット 20 ∼ 16 は MUMASK[20:16] によって決まります。MUMASK[x] が
0 のとき、32 ビットアドレスのビット x には ABxx が使用されます。MUMASK[x] が 1 のとき、32 ビッ
トアドレスのビット x には MUADDR[x] が使用されます。
32 ビット内部アドレス空間の間接アクセスには、REG[00A8h] ∼ REG[00ABh] の Internal Memory Space
Read/Write Address Register、ならびに REG[00ACh] ∼ REG[00ADh] の Internal Memory Space Read/Write
Data Port Register が使用されます。32 ビット内部アドレス空間におけるある位置にアクセスするには、
ホストが所望の 32 ビットアドレス位置を REG[00A8h] ∼ REG[00ABh] に書き込んだあと、REG[00ACh]
∼ REG[00ADh] の読み出しまたは書き込みによってデータアクセスを行います。そのため、ダイレクト
モードのパラレルホストの場合、32 ビット内部アドレス空間へのアクセスは、メモリ空間またはレジス
タ空間（REG[00A8h] ∼ REG[00ADh] を使用）のいずれかによって行えます。Internal Memory Space
Read/Write Address Register（REG[00A8h] ∼ REG[00ABh]）は「インクリメントなし」に設定できるほ
か、上記 Internal Memory Space Read/Write Data Port Register（REG[00ACh] ∼ REG[00ADh]）がアクセス
されるたびにインクリメントされるように設定することもできます。この選択は、Internal Memory Space
Read/Write Control Register（REG[00A6h]）のビット 0 を用いて行います。
21.12.2 インダイレクトモード
インダイレクトモードのホスト（パラレルまたはシリアル）では、ホストインタフェース接続に使用で
きる端子数が限られています。パラレルかつインダイレクトのホストでは使用できるアドレスラインが
2 つしかありません。シリアルのホストについてはアドレスラインがありません。インダイレクトモー
ドではホストはレジスタ空間のみが使用可能であり、メモリ空間を直接使用することはできません。こ
れは M/R# 信号がないためです。ホストが 32 ビット内部アドレス空間にアクセスする際には、Internal
Memory Space Read/Write Address Register と同 Data PortRegister を使用します。また、SDRAM リード／
ライトバッファを用いれば、SDRAM にアクセスすることも可能です。
インダイレクトモードのホストには、インダイレクトアクセスのために INDEX[15:0]、DATA、
CONTROL[7:0] という 3 つのレジスタが定義されています。INDEX[15:0] レジスタは、ホストがアクセ
スしたい 16 ビットのレジスタ空間アドレスです。レジスタ空間内のある位置にアクセスするには、ホ
ストはまず 16 ビットのレジスタ空間アドレスをこの INDEX レジスタに書き込み、次に DATA レジスタ
の読み書きを行うことにより、当該レジスタ空間位置に対する実際のアクセスを行います。
CONTROL[7:0] は制御レジスタであり、現在はビット 0 しか定義されていません。ビット 7 ∼ 1 は予約
ビットです。ビット 0 は、DATA レジスタにアクセスするたびに INDEX[15:0] レジスタをインクリメン
トするかどうかを指定します。
562
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21. ホストインタフェース
インダイレクトパラレル 8 ビットのホスト
インダイレクトパラレル 8 ビットのホストでは、AB1 ∼ AB0 のアドレスラインが以下のように使用さ
れます：
表 21-13 インダイレクトパラレル 8 ビットのホストインタフェース
AB[1:0]
名称
00
INDEX[7:0]
INDEX[15:0] レジスタの下位 8 ビット
01
INDEX[15:8]
INDEX[15:0] レジスタの上位 8 ビット
10
DATA[7:0]
11
CONTROL[7:0]
説明
レジスタ空間にアクセスするためのポート
CONTROL レジスタ
ビット 0：INDEX のオートインクリメントビット
0 ＝インクリメントなし
1 ＝インクリメントあり
ビット 7 ∼ 1：Reserved
すべてのアクセスは 8 ビットアクセスであり、DATA[7:0] がアクセスされるたびに INDEX[15:0] が 1 ず
つインクリメントされます（CONTROL[0] ＝ 1 のとき）
。
インダイレクトパラレル 16 ビットのホスト
インダイレクトパラレル 16 ビットのホストでは、AB2 ∼ AB1 のアドレスラインが以下のように使用さ
れます：
表 21-14 インダイレクトパラレル 16 ビットのホストインタフェース
AB[2:1]
名称
00
INDEX[15:0]
INDEX[15:0] レジスタ
01
DATA[15:0]
レジスタ空間にアクセスするためのポート
10
CONTROL[7:0]
11
Reserved
説明
CONTROL レジスタ
ビット 0：INDEX のオートインクリメントビット
0 ＝インクリメントなし
1 ＝インクリメントあり
ビット 7 ∼ 1：Reserved
Reserved
ホストインタフェースバス上では物理的にすべてのアクセスが 16 ビットアクセスですが、INDEX[15]
を用いることで 8 ビットの DATA ポートアクセスを指定するという方法があります。INDEX[15] が 0 の
とき、DATA[15:0] へのアクセスは 16 ビットと見なされます。INDEX[15] が 1 のときは DATA[15:0] へ
のアクセスが 8 ビットとなり、INDEX[0] が奇数バイトか偶数バイトかを指定します。8 ビットデータの
位置は、INDEX[0] ＝ 0 のときが DATA[7:0]、INDEX[0] ＝ 1 のときが DATA[15:8] です。
インダイレクトシリアルのホスト
インダイレクトでシリアルのホストにはアドレスラインは用いられず、INDEX、DATA、CONTROL レ
ジスタへのアクセスにはコマンドバイトが使用されます。インダイレクトシリアルのホストにおけるア
クセス方法は、インダイレクトパラレル 8 ビットのホストの場合と同様です。詳細は 21.10 を参照して
ください。
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563
21. ホストインタフェース
21.13 初期化の例
開始
注：この例では、リセット状態からの起動を想定しています。
CLKI ＝ 20MHz
I2C ホスト
AB5（I2CEN）端子を HIGH に設定し、CLKI からの I2C
ホストモジュールのクロックをイネーブルにする
非同期レジスタへのホストアクセスをイネーブルにする（REG[0084h] の
ビット 0 ＝ 1）
I2C ホストのデータレートを 100kHz に設定する
PLL1 をプログラムしてシステムクロックを 100MHz に設定し、PLL2 を設定する
（REG[0020h] ∼ REG[002Ch]）
400kHzのI2Cホストの場合、I2Cモジュールのクロックは24MHzよりも大きくなければならない。
100kHzのI2Cホストの場合、I2Cモジュールのクロックは5.4MHzよりも大きくなければならない。
それに応じて REG[0062h] のビット [3:0] をプログラムする。
分周されたシステムクロックから I2C モジュールのクロックを設定する
（I2CEN 端子が LOW のとき、REG[0063h] のビット 0 ＝ 1）
AB5（I2CEN）端子を LOW に設定し、分周されたシステムクロックから
I2C ホストモジュールのクロックを設定する
I2C ホストモジュールのシステムクロックの分周比に
従って I2C ホストのデータレートを設定する
非同期レジスタへのホストのアクセスをディセーブルにする
（REG[0084h] のビット 0 ＝ 0）
引き続き 515 のレジスタの残りを初期化する
終了
図 21-14 I2C の初期化の例
564
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21. ホストインタフェース
開始
注：この例では、リセット状態からの起動を想定しています。
CLKI ＝ 20MHz
SPI ホスト
AB5（SPIEN）端子を HIGH に設定し、CLKI からの SPI
ホストモジュールのクロックをイネーブルにする
非同期レジスタへのホストアクセスをイネーブルにする
（REG[0084h] のビット 0 ＝ 1）
PLL1をプログラムしてシステムクロックを100MHzに設定し、
PLL2 を設定する
（REG[0020h] ∼ REG[002Ch]）
SPI ホストのクロックレートはモジュールのクロックよりも
大きくなければならない。
それに応じて REG[0060h] のビット [3:0] をプログラムする。
分周されたシステムクロックから SPI モジュールのクロックを
設定する
（SPIEN 端子が LOW のとき、REG[0061h] のビット 0 ＝ 1）
AB5（SPIEN）端子を LOW に設定し、分周されたシステム
クロックから SPI ホストモジュールのクロックを設定する
非同期レジスタへのホストのアクセスをディセーブルにする
（REG[0084h] のビット 0 ＝ 0）
引き続き 515 のレジスタの残りを初期化する
終了
図 21-15 SPI の初期化の例
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22. カメラインタフェースサブシステム
22. カメラインタフェースサブシステム
22.1
概要
S1D13515/S2D13515 は、2 つのカメラ入力インタフェースを扱うことができます。S1D13515/S2D13515 の
カメラインタフェースコアには 2 つのインスタンス（カメラ 1 とカメラ 2）があり、それぞれ配下のブロッ
ク（カメラ 1 ライタとカメラ 2 ライタ）に接続されています。各ブロックは、RGB のピクセルデータを
SDRAM に書き込みます。カメラインタフェースサブシステムの機能ブロック図を以下に示します：
カメラ 1
カメラ 2
カメラ 1 クロックカメラ 2 クロック
カメラ入力
インタフェース
カメラ入力
インタフェース
システムクロック
リサイザー
リサイザー
YUV-RGB
YUV-RGB
コンバータ
コンバータ
カメラインタフェースコア
カメラ 2
ライタ
カメラ 1
ライタ
カメラインタフェースサブシステム
VBUS64
SDRAM
インタフェース
SDRAM
図 22-1 カメラインタフェースサブシステムの機能ブロック図
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22. カメラインタフェースサブシステム
カメラインタフェースサブシステムは、2 種類のインタフェースをサポートします。具体的には YUV
データによる 8 ビットのカメラ入力インタフェースと、RGB（最大 24 ビット）のストリーミング入力
インタフェースです。REG[0D06h]/REG[0D46h] のビット 2 ∼ 1 は、カメラ 1 とカメラ 2 に対して 8 ビッ
トの YUV モード（＝ 00）または 24 ビットの RGB ストリーミングモード（＝ 10）を選択します。ま
た、REG[0D00h]/REG[0D40h] のビット 0 は、カメラ 1 とカメラ 2 のカメラインタフェースコアのイネー
ブル／ディセーブルを指示します。
カメラ入力インタフェースサブブロックは生のカメラ入力タイミングを扱うほか、カメラクロックとシ
ステムクロックとの間でデータを同期します。リサイザーサブブロックはロジックを備え、入力画像の
トリミングと縮小を行います。
YUV-RGB コンバータサブブロックは、SDRAM への書き込みの前に YUV
入力データを RGB フォーマットに変換します。YUV-RGB コンバータには RGB ストリーミング入力の
ためのバイパスビットがあり、これを使えば YUV-RGB 変換をオフにすることができます。カメラライ
タブロックは、カメラ入力の画素データを SDRAM に書き込みます。
22.2
22.2.1
カメラインタフェースの IO 端子
8 ビットのカメラインタフェース
カメラ 1 には、8 ビットカメラインタフェース専用の IO 端子（CM1*）があります。カメラ 2 は LCD1
のパネルインタフェース端子（FP1*）と共用です。FP1* 端子の用途がカメラ 2（＝ 1）か LCD1（＝ 0）
かは REG[4000h] のビット 3 によって選択されます。
22.2.2
RGB ストリーミング入力インタフェース
カメラ 1 の RGB ストリーミング入力インタフェースが使用できるのは、ホストインタフェースが SPI
（2 ストリーム）シリアルインタフェースである（CNF1=0、CNF2=1、TEA#=0、BDIP#=0、BURST#=1、
AB3=1、AB4=0）ときに限られます。SPI シリアルインタフェースが選択されている場合、RGB スト
リーミングインタフェースの信号はホストインタフェースの未使用端子に割り当てられます。カメライ
ンタフェースサブシステムに対する画素データ入力は内部的には RGB 8:8:8（24 ビット）ですが、端子
の制約により、実際に外部に接続されるのは 18 ビットだけです（RGB 6:6:6）。RGB 8:8:8 の内部画素
データの各色成分の下位ビットを埋める処理には、各色の入力画素データ（RGB 6:6:6）の MSB が使用
されます。
カメラ 2 の場合、RGB ストリーミング入力インタフェースは LCD1 のパネルインタフェース端子
（FP1*）
と共用されます。カメラ 2（＝ 1）か LCD1（＝ 0）かは、REG[4000h] のビット 3 によって選択されま
す。カメラインタフェースサブシステムに対する画素データ入力は内部的には RGB 8:8:8（24 ビット）
ですが、端子の制約により、実際に外部に接続されるのは 15 ビットまたは 18 ビットだけです（RGB
5:5:5 または RGB 6:6:6）。いずれになるかは、LCD2 インタフェースにおけるインタフェース端子の設定
によって決まります。RGB 8:8:8 の内部画素データの各色成分の下位ビットを埋める処理には、各色の
入力画素データ（RGB 5:5:5 または RGB 6:6:6）の MSB が使用されます。
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22. カメラインタフェースサブシステム
22.3
カメラ入力インタフェース
カメラ入力インタフェースサブブロックは外部端子とのインタフェースを扱うほか、非同期カメラク
ロックと内部システムクロックとの間で信号の同期を行います。カメラインタフェースコアに備わる他
のサブブロックは、内部システムクロックをもとに動作します。カメラ入力インタフェースサブブロッ
クには、以下に示す設定可能レジスタが用意されています：
• REG[0D00h]/REG[0D40h] は、カメラ 1 とカメラ 2 の有効／無効を指定します。
• REG[0D02h]/REG[0D42h] は、カメラ 1 とカメラ 2 のカメラクロックの設定を行います。
• REG[0D04h]/REG[0D44h] は、カメラ 1 とカメラ 2 に対する入力インタフェース信号の極性を指定しま
す。
• REG[0D06h]/REG[0D46h] は、
カメラ 1 とカメラ 2 に対する入力画素データフォーマットを指定します：
• ビット 7 は、
8 ビット YUV インタフェースに対して ITU-R BT.656 モードの有効／無効を指定します。
• ビット5は、8ビットYUVインタフェースに対して-128のUVオフセットの有効／無効を指定します。
• ビット 4 ∼ 3 は、YUV 入力データにおける Y、U、V 成分の配置を選択します。
• ビット 2 ∼ 1 は、8 ビット YUV 4:2:2 入力か 24 ビット RGB 8:8:8 入力かの選択を行います。
• REG[0D07h]/REG[0D47h] のビット 0 は、カメラ 1 とカメラ 2 に対する 24 ビット RGB インタフェース
の DE（データのイネーブル）端子について有効／無効を指定します。
• REG[0D08h]/REG[0D48h] は、カメラ 1 とカメラ 2 に対する Input Frame Control Register です：
• ビット 6 は、フレームキャプチャの有効／無効を指定します。カメラのキャプチャを開始するには
これを 1 に設定します。
• ビット 5 は、REG[0D0Eh]/REG[0D4Eh] のビット 5 におけるフレームイベントフラグに対して、キャ
プチャするイベントのタイプを選択します：フレームの開始またはフレームの終了
• ビット 4 は、フレームイベントフラグの有効／無効を指定します。
• ビット 3 は、フレームイベントフラグをキャプチャするトリガ信号を選択します：VSYNC またはカ
メラストップ
• REG[0D09h]/REG[0D49h] は、Input Flag Clear Register 書き込み専用）です。これは、
REG[0D0Eh]/REG[0D4Eh] にあるフレームイベントのステータスビットのクリアに用います。
• REG[0D0Ah] ∼ REG[0D0Bh] / REG[0D4Ah] ∼ REG[0D4Bh] は、カメラ 1 とカメラ 2 に対する入力画像
の水平サイズを指定します。
• REG[0D0Ch] ∼ REG[0D0Dh] / REG[0D4Ch] ∼ REG[0D4Dh] は、カメラ 1 とカメラ 2 に対する入力画像
の垂直サイズを指定します。
• REG[0D0Eh]/REG[0D4Eh] は、カメラ 1 とカメラ 2 に対する Status Register（書き込み専用）です：
• ビット 5 はフレームイベントフラグです。REG[0D08h]/REG[0D48h] のビット 5 ∼ 3 によって設定さ
れます。
• ビット 4 は、有効キャプチャステータスビットです。REG[0D08h]/REG[0D48h] のフレームサンプリ
ング選択ビットに従って、有効フレームキャプチャの状態を示します。
• ビット 3 は、有効フレームのステータスビットです。これはビット 4 に似ていますが、有効フレー
ムがあるときにのみ 1 が立つ点が異なります。ビット 4 は無効フレームの場合にも 1 が立ちます。
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22. カメラインタフェースサブシステム
• ビット 2 は、VSYNC ステータスのそのままの値です。
• REG[0D30h]/REG[0D70h] は、カメラ 1 とカメラ 2 に対する Video Mode Register です。次に示す 3 つの
モードがあります：
• プログレッシブ
• インターレース 2：HSYNC とフィールド入力を使用
• インターレース 3：HSYNC と VSYNC を使用
• REG[0D32h] ∼ REG[0D33h] / REG[0D72h] ∼ REG[0D73h] は、インターレース 2 またはインターレー
ス 3 のモードが選択されたときに、カメラ 1 とカメラ 2 に対する奇数フィールド信号のタイミングオ
フセット値を指定します。
• REG[0D34h] ∼ REG[0D35h] / REG[0D74h] ∼ REG[0D75h] は、インターレース 2 またはインターレー
ス 3 のモードが選択されたときに、カメラ 1 とカメラ 2 に対する偶数フィールド信号のタイミングオ
フセット値を指定します。
22.4
リサイザー
リサイザーサブブロックは、入力カメラ画像を YUV-RGB コンバータに送る前に、そのトリミングと縮
小を行います。リサイザーサブブロックには、以下に示す設定可能レジスタが用意されています：
• REG[0D10h] ∼ REG[0D11h] / REG[0D50h] ∼ REG[0D51h] は、トリミングにおける X 開始位置を指定
します。
• REG[0D12h] ∼ REG[0D13h] / REG[0D52h] ∼ REG[0D53h] は、トリミングにおける Y 開始位置を指定
します。
• REG[0D14h] ∼ REG[0D15h] / REG[0D54h] ∼ REG[0D55h] は、トリミングにおける X 終了位置を指定
します。
• REG[0D16h] ∼ REG[0D17h] / REG[0D56h] ∼ REG[0D57h] は、トリミングにおける Y 終了位置を指定
します。
• REG[0D18h]/REG[0D58h] は水平倍率を指定します。
• REG[0D19h]/REG[0D59h] は垂直倍率を指定します。
• REG[0D1Ah]/REG[0D5Ah] はリサイザーの縮小タイプを指定します。
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569
22. カメラインタフェースサブシステム
22.5
YUV-RGB コンバータ
YUV-RGB コンバータサブブロックは、YUV 形式の入力画素データを RGB 形式に変換します。YUVRGB コンバータサブブロックには、以下に示す設定可能レジスタが用意されています：
• REG[0D1Eh]/REG[0D5Eh] は、カメラ 1 とカメラ 2 に対する YUV-to-RGB Conversion (YRC) Control
Register 0 です：
• ビット 6 ∼ 5 は、出力 RGB フォーマットを指定します：RGB 3:3:2、RGB 5:6:5、RGB 8:8:8
• ビット 4 は、YUV データタイプを選択します：YUV または YCbCr
• ビット 3 ∼ 1 は、YUV 転送モードを選択します。
• ビット 0 は YRC バイパスのイネーブルビットであり、24 ビットの RGB 入力ストリーミングデータ
に対して YUV-RGB 変換のバイパスを指定します。
• REG[0D1Fh]/REG[0D5Fh] は、カメラ 1 とカメラ 2 に対する YUV-to-RGB Conversion (YRC) Control
Register 1 です：
• ビット 1 ∼ 0 は、YUV データの U 成分と V 成分を RGB 変換の前に固定するかどうかを指定します。
固定値は REG[0D20h] ∼ REG[0D21h] / REG[0D60h] ∼ REG[0D61h] に設定します。
• REG[0D20h]/REG[0D60h] は、U 固定データを指定します。
• REG[0D21h]/REG[0D61h] は、V 固定データを指定します。
• REG[0D24h] ∼ REG[0D25h] / REG[0D64h] ∼ REG[0D65h] は、YRC サブブロックに入力される入力画
像の X サイズ（幅）を指定します。
• REG[0D26h] ∼ REG[0D27h] / REG[0D66h] ∼ REG[0D67h] は、YRC サブブロックに入力される入力画
像の Y サイズ（高さ）を指定します。
570
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22. カメラインタフェースサブシステム
22.6
カメラライタ
カメラ 1 およびカメラ 2 に対するそれぞれのカメラインタフェースコアは、カメラライタブロックに接
続されています。カメラライタブロックはカメラインタフェースコアから RGB 画素データを受信して
バッファリングし、外部 SDRAM に対するフレームバッファのバーストライトを VBUS64 バス経由で行
います。
カメラ 1 のカメラライタサブブロックには、以下に示す設定可能レジスタが用意されています：
• REG[09E0h] ∼ REG[09E3h] は、フレームバッファ 0 の転送先ベースアドレスを指定します。
• REG[09E4h] ∼ REG[09E7h] は、フレームバッファ 1 の転送先ベースアドレスを指定します。
• REG[09F0h] ∼ REG[09F1h] は、カメラ 1 のフレームバッファの幅（ピクセル数）を指定します。
• REG[09F2h] ∼ REG[09F3h] は、カメラ 1 のフレームバッファの高さ（ピクセル数）を指定します。
• REG[09F4h] ∼ REG[09F5h] は、カメラ 1 のフレームバッファの仮想幅（ピクセル数）を指定します。
• REG[09F6h] は Camera1 Writer Control Register です：
• ビット 7 は、カメラ 1 のダブルバッファ方法に対する選択ビットです。
• ビット 3 ∼ 2 は、画素データの RGB フォーマットを指定します：RGB 3:3:2、RGB 5:6:5、RGB 8:8:8
• ビット 0 は、カメラ 1 の X 軸反転（垂直反転）ビットです。
カメラ 2 のカメラライタサブブロックには、以下に示す設定可能レジスタが用意されています：
• REG[09E8h] ∼ REG[09EBh] は、フレームバッファ 0 の転送先ベースアドレスを指定します。
• REG[09ECh] ∼ REG[09EFh] は、フレームバッファ 1 の転送先ベースアドレスを指定します。
• REG[09F8h] ∼ REG[09F9h] は、カメラ 2 のフレームバッファの幅（ピクセル数）を指定します。
• REG[09FAh] ∼ REG[09FBh] は、カメラ 2 のフレームバッファの高さ（ピクセル数）を指定します。
• REG[09FCh] ∼ REG[09FDh] は、カメラ 2 のフレームバッファの仮想幅（ピクセル数）を指定します。
• REG[09E6h] は Camera2 Writer Control Register です：
• ビット 7 は、カメラ 2 のダブルバッファ方法に対する選択ビットです。
• ビット 3 ∼ 2 は、画素データの RGB フォーマットを指定します：RGB 3:3:2、RGB 5:6:5、RGB 8:8:8
• ビット 0 は、カメラ 2 の X 軸反転（垂直反転）ビットです。
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571
23. キーパッドインタフェース
23. キーパッドインタフェース
S1D13515/S2D13515 は、キーパッド駆動／検出ロジックを備えます。これは、IO 端子の設定によっては
最大 5 × 5 のマトリックスが扱えます。キーパッドの駆動端子（縦方向）および検出端子（横方向）は、
FP1IOx 端子またはホストインタフェース端子に割り当てることができます。キースキャンクロック周
波数は設定が可能です。5 列の検出（横方向）入力のそれぞれは、フィルタ有りまたはフィルタ無しに
設定できます。
23.1
キーパッド端子のマッピング
キーパッドインタフェースは、GPIO[15:8] ／キーパッド端子マッピングの選択ビット（REG[0186h] の
ビット 5）を用いて FP1IOx 端子またはホストインタフェース端子に割り当てることができます。
注
キーパッドインタフェースが FP1IO 端子を使用するように設定されている（REG[0186h] のビット 5 ＝ 1）
とき、GPIO7 は使用できません。
REG[0186h] のビット 5 が 0 のとき、キーパッドインタフェースはホストインタフェース端子に割り当
てられます。ホストインタフェース端子においてキーパッドインタフェース（5 × 5 マトリックス）が
使用できるのは、ホストインタフェースがパラレルでインダイレクト、シリアル（SPI、12C）、および
Marvell PXA3xx の 16 ビットダイレクトである場合に限られます。それ以外のパラレルダイレクトのイ
ンタフェースでは、キーパッドインタフェースは使用できません
詳しくは、27 ページの表 5-13「ホストインタフェースの端子マッピング 1」∼ 31 ページの表 5-16「ホ
ストインタフェースの端子マッピング 4」を参照してください。
REG[0186h] のビット 5 が 1 のとき、キーパッドインタフェースは FP1IOx 端子に割り当てられます。
FP1IOx 端子に割り当てられているとき、FP1IOx 端子がカメラ 2 インタフェースに設定され（REG[4000h]
のビット 3 ＝ 1）
、かつカメラインタフェースタイプが 8 ビット（REG[0D46h] のビット 2 ＝ 0）である
場合にしかキーパッドインタフェースは使用できません。実際の端子マッピングについては、33 ページ
の表 5-17「FP1IO の端子マッピングの一覧（LCD1 ／カメラ 2）」を参照してください。LCD2 が FP1IOx
端子を使用しない（表 5-17「FP1IO の端子マッピングの一覧（LCD1 ／カメラ 2）」の注 2 を参照）場合
は、5 × 5 のキーパッドマトリックスが使用できます。LCD2 が FP1IOx 端子を使用する場合は、3 × 3
のキーパッドマトリックスしか使用できません。
572
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S1D13515/S2D13515テクニカルマニュアル
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23. キーパッドインタフェース
23.2
スキャン
キーパッドスキャンロジックは、アクティブ Low である 5 つの駆動信号ならびに 5 つの検出信号によっ
て動作します。このロジックのクロックであるキーパッドクロックは、入力クロック（OSCI または
CLKI）を分周して得られます。キーパッドクロックの周波数は、REG[01D4h] ∼ REG[01D5h] を用いて
設定できます。
スキャンロジックの動作においては、5 本の駆動ライン（KPCx 端子）をひとつずつ順番に Low に落と
し、5 つの検出入力（KPRx 端子）を読み取ります。入力フィルタが有効でない（REG[01C0h] のビット
1 ＝ 0）とき、各駆動出力は 4 キーパッドクロックサイクルにわたって Low に固定し、駆動出力が Low
に固定された第 4 キーパッドクロックサイクルの最後に、5 つの検出入力をそれぞれチェックします。
押下されたキーがない場合、検出入力は通常、High です。押下されたキーがある場合、駆動出力（縦方
向）を Low に落とすと検出入力（横方向）が Low に落ちます。
5 × 5 マトリックスでは、各キーの検出に用いるフリップフロップが 25 個あります（REG[01D0h] ∼
REG[01D3h] のキーパッド割り込みステータスビット）。この 25 個のそれぞれはその入力クロック信号
の立ち上がりエッジにおいて 1 に設定され、対応するキーパッド割り込みステータスビットに 1 を書き
込むことによってクリアされます。入力クロック信号は、対応する極性ビット（REG[01C8h] ∼
REG[01CBh]）と入力検出信号との XOR です。極性ビットが 0 のときはキーの解放（立ち上がりエッジ）
が検出され、極性ビットが 1 のときはキーの押下（立ち下がりエッジ）が検出されます。
23.3
入力グリッチフィルタ
入力グリッチフィルタが有効（REG[01C0h] のビット 1 ＝ 1）のときは、各駆動出力が Low 固定となる
期間は 4 キーパッドクロックではなく 4 サンプルクロックになります。サンプルクロックはキーパッド
クロックを分周して得られ、REG[01CCh] ∼ REG[01CEh] を用いて設定できます。5 つの検出入力は第 4
サンプルクロックの終わりにチェックされます。
入力フィルタが有効のとき、キーパッド割り込みステータスに関する 25 個のフリップフロップのそれ
ぞれに対するクロック入力は、フィルタ済みの検出入力となります。フィルタ済み信号の出力の状態が
変わるのは、入力信号の連続する 2 つのサンプルが同じレベルであり、かつフィルタ済み出力の現在の
論理レベルとは逆であるときに限られます。
23.4
汎用入力機能
5 つの検出入力（KPRx、横方向）端子のそれぞれは、REG[01D6h] の対応ビットを 1 に設定することに
よって汎用入力として用いるように設定できます。当該ビットが 1 のとき、対応する KPRx 入力は駆動
出力ロジックから切り離され、厳密に汎用入力端子として機能します。これは 5 × 5 のキーパッドマト
リックスの一部が不使用の場合に新たな汎用入力機能を与えるほか、グリッチフィルタで処理される汎
用入力機能も提供します。
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573
23. キーパッドインタフェース
23.5
割り込み
25 個のキーパッド割り込みステータスビットのそれぞれに対応するキーパッド割り込みイネーブル
ビットが、REG[01C4h] ∼ REG[01C7h] に用意されています。各ステータスビットと割り込みイネーブ
ルビットについて AND を取り、AND を取ったその 25 個の信号すべてに対して OR を取ります。その
結果からキーパッド割り込みステータスビットが生成され、それが割り込みコントローラに送られま
す。その値は REG[0A02h] のビット 4 から読み出せます。ホストに対するキーパッド割り込みを有効に
するには、REG[0A08h] のビット 4 を 1 に設定します。C33 に対するキーパッド割り込みを有効にする
には、REG[0A10h] のビット 4 を 1 に設定します。
574
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23. キーパッドインタフェース
23.6
キーパッドの動作フロー
開始
ホストインタフェース
キーパッドは
ホストインタフェースと
FP1IO インタフェースの
どちらか？
FP1IO インタフェース
LCD1 インタフェースはカメラ用である
（REG[4000h] のビット 3 ＝ 1）。
カメラ 2 インタフェースは 8 ビットであ
る（REG[0D46h] のビット 2 ∼ 1 ＝ 00）。
キーパッドインタフェースは FP1IO 上
にある（REG[0186h] のビット 5 ＝ 1）。
キーパッドインタフェースはホスト
インタフェースの端子上にある
（REG[0186h] のビット 5 ＝ 0）
キーパッドクロックを設定する
（REG[01D4h] ∼ REG[01D5h]）
注：キーパッドは、ホストインタフェース端子または FP1IO 端子のいずれでも
サポート可能です。ホストインタフェース端子でのキーパッドのサポート
は、M/R#、AB[20:12] が未使用かどうかによって決まります（ホストイン
タフェースのタイプ CNF[7:1] に従う）。
FP1IO 端子でのキーパッドのサポートは、8 ビットのカメラ 2 インタフェー
ス用にFP1IO端子が使用されるかどうかによって決まります（REG[0D46h]
のビット 2 ∼ 1 ＝ 00)。
キーパッドフィルタサンプリング周期
を設定する
（REG[01CCh] ∼ REG[01CEh]）
キーパッド入力極性を設定する
（REG[01C8h] ∼ REG[01CBh]）
キーパッド割り込みをすべてクリアする
REG[01D0h] ∼ REG[01D3h] ＝ 1FFFFh
REG[01D0h] ∼ REG[01D3h] ＝ 00000h
図 23-2 へ
図 23-1 キーパッドの標準動作フロー
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575
23. キーパッドインタフェース
図 23-1 から
キーパッド割り込みをイネーブルに
する（REG[01C4h] ∼ REG[01C7h]）
キーパッドとフィルタをイネーブル
にする（REG[01C0h] ＝ 03h）
キーパッド割り込みがあるか？
（REG[01D0 ∼ 01D3] ＝
00000h？）
キーパッド割り込みをすべてクリアする
REG[01D0h] ∼ REG[01D3h] ＝ 1FFFFh
REG[01D0h] ∼ REG[01D3h] ＝ 00000h
はい
いいえ
REG[01D0h] ∼ REG[01D3h] をチェックして
押されたキーを判別する。
キー押下ルーチン
いいえ
キーパッド動作は完了？
はい
終了
図 23-2 キーパッドの標準動作フロー（続き）
576
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（Rev. 1.7）
24. タイマ
24. タイマ
24.1
ウォッチドッグタイマ
S1D13515/S2D13515 は、ウォッチドッグタイマロジックを備えています。これは、ソフトウェアの動作が
フリーズしたときにチップをリセットする処理に使用できます。ウォッチドッグタイマロジックはデフォ
ルトで無効状態にあるため、電源投入時の初期化処理においてソフトウェアによるイネーブルを行うこと
が必要です。
ウォッチドッグタイマを有効にするには、
REG[0A84h] のビット 2 に 1 を書き込みます。
ウォッ
チドッグタイマが有効になると、加算カウンタがスタートします。設定したしきい値（REG[0A86/7h] の設
定値）にカウンタ値が達すると、ウォッチドッグ割り込みまたはチップリセットが発生します（いずれに
なるかは、REG[0A84h] のビット 3「ウォッチドッグタイムアウトの処理」の指定に従います）
。加算カウ
ンタは、ソフトウェアが Watchdog Timer Clear Register（REG[0A8Ch] ∼ REG[0A8Dh]）に 2371h を書き込む
ことによって周期的に 0 にリセットできます（ウォッチドッグタイムアウトが防止できます）
。
ウォッチドッグタイムアウトの処理ビットが 0 に設定されている場合、ウォッチドッグタイムアウトが
発生するとウォッチドッグ割り込みステータスビット（REG[0A00h] のビット 2）に 1 が立ちます。ホス
トに対するウォッチドッグ割り込みを有効にする場合は、REG[0A06h] のビット 2 を 1 に設定します。
C33 側では、REG[0A42h] のビット 2 を 1 に設定すれば、ウォッチドッグ割り込みによって IRQ2 割り込
みが発生します。ウォッチドッグ割り込みをクリアするには、ウォッチドッグ割り込みステータスビッ
ト（REG[0A00h] のビット 2）に 1 を書き込みます。
ウォッチドッグタイムアウトの処理ビットが 1 に設定されている場合、ウォッチドッグタイムアウトが
発生するとチップリセットがかかります。
24.2
タイマ 0
タイマ 0 は C33 ROM Monitor が使用する汎用タイマであり、C33 の使用時は汎用タイマとして使用する
ことができません。
タイマ 0 を有効にするには、REG[0A84h] のビット 0 に 1 を書き込みます。タイマが有効になると、加
算カウンタがスタートします。設定したしきい値（REG[0A88/9h] の設定値）にカウンタ値が達すると、
割り込みが発生します。タイムアウトが発生するとタイマ 0 割り込みステータスビット（REG[0A02h]
のビット 2）に 1 が立ちます。タイマ割り込みをクリアするには、タイマ 0 割り込みステータスビット
（REG[0A02h] のビット 2）に 1 を書き込みます。
24.3
タイマ 1
タイマ 1 は C33 ROM Monitor が使用する汎用タイマです、このタイマは、C33 ROM のブート処理完了
後も汎用タイマとして使用できます。
タイマ 1 を有効にするには、REG[0A84h] のビット 1 に 1 を書き込みます。タイマが有効になると、加
算カウンタがスタートします。設定したしきい値（REG[0A8Ah] の設定値）にカウンタ値が達すると、
割り込みが発生します。タイムアウトが発生するとタイマ 1 割り込みステータスビット（REG[0A02h]
のビット 3）に 1 が立ちます。タイマ割り込みをクリアするには、タイマ 0 割り込みステータスビット
（REG[0A02h] のビット 3）に 1 を書き込みます。
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577
24. タイマ
24.4
タイマの動作フロー
開始
注：タイマ 0 とタイマ 1 は、C33 ROM モニタによって使用されているた
め、C33 が使用されなくなって REG[001Ch] のビット 6 でディセー
ブルにされない限り、利用できません。
タイマクロックを設定する
（REG[0A80h] ∼ REG[0A81h]）
必要に応じてウォッチドッグタイマ期間を設定する（REG[0A86h] ∼ REG[0A87h]）
必要に応じてタイマ 0 期間を設定する（REG[0A88h] ∼ REG[0A89h]）
必要に応じてタイマ 1 期間を設定する（REG[0A88h] ∼ REG[0A89h]）
必要な場合、ウォッチドッグタイマ割り込みを有効にする（REG[0A06h] のビット 2 ＝ 1）
必要な場合、タイマ 0 割り込みをイネーブルにする（REG[0A08h] のビット 2 ＝ 1）
必要な場合、タイマ 1 割り込みをイネーブルにする（REG[0A08h] のビット 3 ＝ 1）
関連するタイマ割り込みをすべてクリアする
ウォッチドッグ割り込み（REG[0A00h] のビット 2 ＝ 1）
タイマ 0 割り込み（REG[0A02h] のビット 2 ＝ 1）
タイマ 1 割り込み（REG[0A08h] のビット 3 ＝ 1）
関連するタイマをイネーブルにし、ウォッチドッグタイマ
アクションを設定する（REG[0A84h]のビット3∼0＝0111）
関連するタイマ割り込みをすべてクリアする
ウォッチドッグ割り込み（REG[0A00h] のビット 2 ＝ 1）
タイマ 0 割り込み（REG[0A02h] のビット 2 ＝ 1）
タイマ 1 割り込み（REG[0A08h] のビット 3 ＝ 1）
タイマ割り込みが
あるか？
（REG[0A00h] のビット
2 ＝ 1 または
REG[0A02h] のビット
3 ∼ 2 ＝ 11）
定期的に REG[0A8Ch] ∼
REG[0A8Dh] に 2371h を書き込ん
でウォッチドッグ割り込みを防
止する
いいえ
はい
タイマインターバルルーチン
いいえ
タイマ動作は完了？
はい
終了
図 24-1 タイマの標準動作フロー
578
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S1D13515/S2D13515テクニカルマニュアル
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25. SPIフラッシュメモリインタフェース
25. SPI フラッシュメモリインタフェース
25.1
概要
S1D13515/S2D13515 は、専用の SPI シリアルインタフェース端子を備えています。これは、シリアルフ
ラッシュメモリなど外部 SPI 装置にアクセスするために使用できます（SPI 端子の主目的はシリアルフ
ラッシュメモリインタフェースですが、他の外部 SPI 装置とのインタフェースにも使用できます）
。シ
リアルフラッシュメモリに対するアクセス（データの読み書き）は、SPI インタフェースレジスタに対
する一連のバイト単位の演算によって行います。このほか S1D13515/S2D13515 には、内蔵される VBUS
バスインタフェース経由でシリアルフラッシュメモリからデータを直接読み出すアクセスを可能にす
る専用ロジック（シリアルフラッシュ読み出しロジック）も備わっています。このロジックを使えば読
み出しの速度と効率が向上するとともに、ソフトウェアやファームウェアが読み出しのために SPI レジ
スタを設定する必要がなくなります。
S1D13515/S2D13515 に内蔵される SPI ／シリアルフラッシュインタフェースブロックを下の図に示しま
す：
他の CS 端子
(GPIO)
他の
SPI 装置
シリアル
フラッシュ
読み出しロジック
SPI
インタフェース
エンジン
チップセレクト
シリアル
フラッシュ
メモリ
SPI
インタフェース
レジスタ
SPI フラッシュメモリインタフェースブロック
内部
VBUS
S1D13515/S2D13515
図 25-1 SPI フラッシュメモリインタフェースブロックの概略図
S1D13515/S2D13515テクニカルマニュアル
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579
25. SPIフラッシュメモリインタフェース
25.2
SPI インタフェースに関する IO 端子
S1D13515/S2D13515 には、SPICS#、SPICLK、SPIDIO という 3 つの SPI インタフェース専用端子があり
ます。SPIDIO は、シリアルデータの読み書きに用いる双方向データ端子です。SPICS# は、シリアルフ
ラッシュメモリインタフェース専用のチップセレクト端子です。S1D13515/S2D13515 の別の出力端子
（GPIO 端子など）を使用することで、SPICLK および SPIDIO に他の外部 SPI 装置を接続することもで
きます（ただし、その GPIO 端子は他の機能に使用されていないものとします）
。
注
SPI フラッシュ読み出しロジックを使用する場合、SPICS# は自動的にアサートされます（詳しくは、325
ページの REG[0B04h] のビット 7 を参照してください）。
25.3
25.3.1
SPI インタフェースレジスタ
SPI Flash Chip Select Control Register
SPICS# 端子のアサートおよびネゲートには、SPI Flash Chip Select Control Register（REG[0B0Ah]）のビッ
ト 0 が使用されます。このビットに設定される値は、SPICS# 出力の逆です。このビットのデフォルト
値は 0 です（SPICS# ＝ 1、チップセレクトはディセーブル）。
25.3.2
SPI Flash Control Register
SPI Flash Control Register は、SPI フラッシュメモリインタフェースの動作設定を行います。以下の制御
ビットが用意されています：
• ビット 0 は SPI フラッシュイネーブルビットで、SPI インタフェースを有効にするにはこれを 1 に設
定します。
• ビット 2 ∼ 1 は、SPI フラッシュクロックの位相選択ビットならびに SPI フラッシュクロックの極性
選択ビットです。SPICLK の位相と極性を選択します。
• ビット 5 ∼ 3 は SPI フラッシュクロックの分周選択ビットで、SPICLK の周波数を設定します。
• ビット 7 は SPI フラッシュ読み出しモードビットです。これが 0 のとき、外部シリアルフラッシュメ
モリへのアクセスは、ファームウェアが SPI レジスタを設定することによって行います。SPI インタ
フェースエンジンの制御権は SPI インタフェースレジスタに与えられます。このビットが 1 のとき、
シリアルフラッシュ読み出しロジックは SPI インタフェースエンジンの制御権をもち、外部シリアル
フラッシュメモリからの読み出しは、2000_0000h / A000_0000h を開始ベースアドレスとするメモリ
マップ領域において VBUS 経由で行います。
注
1. シリアルフラッシュ読み出しロジックが機能するには、「Fast Read」をサ
ポートするシリアルフラッシュメモリが必要です。
2. シリアルフラッシュ読み出しロジックは、WAIT/RDY 端子をサポートしな
いホストインタフェースに対して使用できません。
580
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
25. SPIフラッシュメモリインタフェース
25.3.3
SPI Flash Data Control Register
SPI Flash Data Control Register（REG[0B03h]）のビット 0 は、SPIDIO 端子の方向を指定します。このビッ
トが 0 のとき SPIDIO 端子は入力で、1 のときは出力です。
注
SPI フラッシュ読み出しロジックを使用する場合、SPIDIO は自動的に制御されます（詳しくは、340 ペー
ジの REG[0B04h] のビット 7 を参照してください）。
25.3.4
SPI Flash Write Data Register
このレジスタ（REG[0B02h]、書き込み専用）は、SPICLK/SPIDIO 端子におけるバイトシリアル転送の
開始に用いられます。このレジスタにバイト値を書き込むと、そのバイト値は SPICLK/SPIDIO 端子に
おいてシリアルシフトアウトを受けます（ただし、REG[0B03h] のビット 0 は 1 であるとします）
。
25.3.5
SPI Flash Read Data Register
このレジスタ（REG[0B00h]、読み出し専用）は、SPI インタフェースから受信したバイトデータの読み
出しに用いられます。1 バイトのデータをこのレジスタに読み出すには、REG[0B03h] のビット 0 を 0
（SPIDIO は入力）に設定したうえで、REG[0B02h] に対して「ダミー」の書き込みを行います。
25.3.6
SPI Flash Status Register
このレジスタ（REG[0B06h]、読み出し専用）のステータスビットは、SPI インタフェースエンジンの状
態を示します。このレジスタに備わっているステータスビットは次のとおりです：
• ビット 0 は、SPI フラッシュリードデータ準備完了フラグです。SPI Flash Read Data Register
（REG[0B00h]）に新しいバイトデータがロードされると、このビットに 1 が立ちます。REG[0B00h] が
読み出されると、これはクリアされます。
• ビット 1 は、SPI フラッシュリードデータオーバーランフラグです。SPI Flash Read Data Register
（REG[0B00h]）に新しいバイトデータがロードされたときに SPI フラッシュリードデータ準備完了フ
ラグ（ビット 0）がまだ 1 である場合（前のバイトの読み出しが未完了であることを示します）、この
ビットに 1 が立ちます。REG[0B00h] を読み出すと、これはクリアされます。
• ビット 2 は、SPI Flash Write Data Register 空きフラグです。SPI Flash Write Data Register（REG[0B02h]）
に何も入っていないとき、このビットには 1 が立っています。REG[0B02h] にバイト値を書き込むと、
最初にこのビットが 0 になります。バイト値がシリアルシフトレジスタに転送されると、このビット
は 1 に戻ります。
• ビット 3 は、SPI フラッシュ使用中フラグです。SPI インタフェースエンジンが 1 バイトのデータを
SPI インタフェース上でシフトインもしくはシフトアウトしている最中のとき、このビットには 1 が
立っています。
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（Rev. 1.7）
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581
25. SPIフラッシュメモリインタフェース
25.4
SPI インタフェースの動作フロー
開始
注：この例では、シリアルフラッシュにデータを書き込んでいます。
Flash Control Register を設定する（REG[0B04h] ＝ 09h）
注：この例では、SPI フラッシュのクロックレートが DRAMCLK ÷ 3、
PHA ＝ 0、POL ＝ 0 を想定しています。
チップセレクトをアサートする（REG[0B0Ah] ＝ 01h）
SPIO を出力モードに設定する（REG[0B03h] ＝ 01）
WREN（ライトイネーブル）コマンドを送信する（REG[0B0h2] ＝ 06h）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
チップセレクトをディアサートする（REG[0B0Ah] ＝ 00h）
チップセレクトを再アサートする（REG[0B0Ah] ＝ 01h）
PP
（ページプログラム）コマンドを送信する（REG[0B02h] ＝ 02h）
はい
SPI フラッシュは
ビジーか？
（REG[0B06] の
ビット 3 ＝ 1？）
いいえ
24 ビットページアドレスの MSB バイトを書き込む
（REG[0B02h] ＝ ADDR[23:16]）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
図 25-3 へ
図 25-2 SPI インタフェースの標準ライト動作フロー
582
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
25. SPIフラッシュメモリインタフェース
図 25-2 から
24 ビットページアドレスの第 2 バイトを書き込む
（REG[0B02h] ＝ ADDR[15:8]）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
24 ビットページアドレスの LSB バイトを書き込む
（REG[0B02h] ＝ ADDR[7:0]）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
データバイトを書き込む（REG[0B02h] ＝データ）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
いいえ
書き込みは終了？
はい
SPIO 出力をディセーブルにする（REG[0B03h] ＝ 00h）
チップセレクトをディアサートする（REG[0B0Ah] ＝ 01h）
フラッシュモジュールをディセーブルにする（REG[0B04h] のビット 0 ＝ 0）
終了
図 25-3 SPI インタフェースの標準ライト動作フロー（続き）
S1D13515/S2D13515テクニカルマニュアル
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583
25. SPIフラッシュメモリインタフェース
開始
注：この例では、リードモード＝ 0 でシリアルフラッシュからデータを
読み出しています。
レジスタアクセスモード
Flash Control Register を設定する
（REG[0B04h] ＝ 09h）
注：この例では、SPI フラッシュのクロックレートが DRAMCLK ÷ 3、
PHA ＝ 0、POL ＝ 0 を想定しています。
チップセレクトをアサートする（REG[0B0Ah] ＝ 01h）
SPIO を出力モードに設定する（REG[0B03h] ＝ 01）
FAST_READ コマンドを送信する（REG[0B0h2] ＝ 0Bh）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
24 ビットページアドレスの MSB バイトを書き込む
（REG[0B02h] ＝ ADDR[23:16]）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
24 ビットページアドレスの第 2 バイトを書き込む
（REG[0B02h] ＝ ADDR[15:8]）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
24 ビットページアドレスの LSB バイトを書き込む
（REG[0B02h] ＝ ADDR[7:0]）
図 25-5 へ
図 25-4 SPI インタフェースのシリアルフラッシュモード 0 の標準リード動作フロー
584
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25. SPIフラッシュメモリインタフェース
図 25-4 から
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
SPIO 出力をディセーブルにする（REG[0B03h] ＝ 00h）
ダミーサイクルを生成する（REG[0B02h] ＝ XX を書き込む）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
ダミーサイクルを生成する（REG[0B02h] ＝ XX を書き込む）
SPI フラッシュは
ビジーか？
（REG[0B06h] の
ビット 3 ＝ 1？）
はい
いいえ
データバイトを読み出す（リード REG[0B00h] ≧リードバイト）
いいえ
読み出しは終了？
はい
チップセレクトをディアサートする（REG[0B0Ah] ＝ 01h）
フラッシュモジュールをディセーブルにする（REG[0B04h] のビット 0 ＝ 0）
終了
図 25-5 SPI インタフェースのシリアルフラッシュモード 0 の標準リード動作フロー（続き）
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585
25. SPIフラッシュメモリインタフェース
注：この例では、リードモード＝ 1 でシリアルフラッシュからデータを
読み出しています。
ハードウェアアシストモード
開始
注：シリアルフラッシュがリードモード＝ 1 のとき、チップセレクトと
SPIO 出力イネーブルは自動的に処理されます。
Flash Control Register を設定する
（REG[0B04h] ＝ 09h）
内部の VBUS メモリ位置 2000_0000h ＋シリアルフラッシュ
に保存されているデータのメモリアドレスオフセットから読
み出す
いいえ
読み出しは終了？
はい
フラッシュモジュールをディセーブル
にする（REG[0B04h] のビット 0 ＝ 0）
終了
図 25-6 SPI インタフェースのシリアルフラッシュモード 1 の標準リード動作フロー
586
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S1D13515/S2D13515テクニカルマニュアル
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25. SPIフラッシュメモリインタフェース
25.5
SPI フラッシュインタフェースのタイミング
ライト
命令
＋任意の書き込みバイト
SPICS#
SPICLK
SPIDIO
バイト 0 の出力
バイト 1 の出力 ...
リード
命令
＋任意の読み出しバイト
SPICS#
SPICLK
SPIDIO
バイト 0 の出力
バイト 1 の入力 ...
S1D13515/S2D13515 による駆動
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REG[0B03h] のビット 0
フラッシュによる駆動
587
26. JTAGインタフェース
26. JTAG インタフェース
S1D13515/S2D13515 は JTAG インタフェースを用いて設計されています。このインタフェースはバウン
ダリスキャンテストに使用できます。S1D13515/S2D13515 の JTAG インタフェースは IEEE 1149.1 標準
に準拠しています。JTAG のテストアクセスポート（TAP）については IEEE Std 1149.1a-1993 を参照し
てください。
26.1
JTAG 端子
S1D13515/S2D13515 の JTAG インタフェースは 5 つの端子を使用します。JTAG 端子の詳細については、
22 ページの 5.3.7「その他」を参照してください。
• TCK はテストクロック入力です。テストインタフェースのタイミング制御を行います。このクロック
はテストロジックから供給され、システムクロックとは独立しています。
• TMS はテストモード入力です。テスト動作中の状態遷移を制御します（590 ページの図 26-2「TAP コ
ントローラのステートマシン」を参照）。TMS 信号は TCK の立ち上がりエッジで取得されます。
• TDI はテストデータ入力です。テスト命令コードとテストデータをテストロジックにシリアル入力し
ます。TDI 信号は TCK の立ち上がりエッジで取得されます。
• TDO はテストデータ出力です。テストデータをテストロジックからシリアル出力します。TDO は TCK
の Tacda です。これは変更されるほか、Shift-IR および Shift-DR の状態でのみ出力されます。それ以
外の場合はハイインピーダンス状態（Hi-Z）になります。
• TRST はテストリセット入力です。これはアクティブ Low 信号で、テストロジックを非同期で初期化
します。TRST が High の間は、TMS を High に固定することが必要です。TMS が 5 つ以上の TCK 立
ち上がりエッジわたって High が持続すると、テストロジックは初期化されます。通常動作の場合、こ
の端子は VSS または RESET# 端子に接続してください。
コアロジック
IO
IO
バウンダリ
スキャンレジスタ
TDI
Mux
バイパスレジスタ
ID コードレジスタ
Mux
TDO
デコーダ
TCK
TMS
TAP
コントローラ
命令レジスタ
TRST
図 26-1 JTAG 回路の概略図
588
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
26.2
TAP コントローラ
JTAG の動作は、TAP コントローラと呼ばれるステートマシンによって制御されます。図 26-2「TAP コ
ントローラのステートマシン」に TAP コントローラの状態を示します。16 個ある状態間の遷移は、TCK
の立ち上がりエッジにおける TMS の値によって制御されます。TAP コントローラには 3 つの主要状態
と 2 つのパスがあります。それ以外の状態はすべて一時的な状態であり、フローに沿って変化します。
26.2.1
TAP コントローラのパス
TAP コントローラには主要なパスが 2 つあります。
• DR パス（データレジスタ）
DR パスでは、命令レジスタの指定に従い、新規データがデータレジスタ（バウンダリスキャン、バ
イパス、ID コードのレジスタ）に書き込まれます。古い値も提供できます。Shift-DR 状態に移行する
と、新しい値が現在選択されているデータレジスタに TDI 端子を通して 1 ビットずつシフトインされ
ます。
古い値は、
Shift-DR状態が終了するときにTDO端子を通して1ビットずつシフトアウトされます。
• IR パス（命令レジスタ）
IR パスでは、新しい命令コードが命令レジスタに書き込まれます。古い値も提供できます。Shift-IR
状態に移行すると、新しい値が TDI 端子を通して IR に 1 ビットずつシフトインされます。古い値は、
Shift-IR 状態が終了するときに TDO 端子を通して 1 ビットずつシフトアウトされます。
26.2.2
TAP コントローラの主要状態
TAP コントローラには主要な状態が 3 つあります。
• Capture 状態：バウンダリスキャンテストにおけるデータのシフトインおよびシフトアウトのために
命令レジスタ（Capture-IR）またはデータレジスタ（Capture-DR）の準備を行います。
• Shift 状態：
TDI 端子経由による新規データの入力、または TDO 端子経由による既存データの出力
が行えます。Shift-IR では命令レジスタに対するデータアクセスが、また Shift-DR では
データレジスタに対するデータアクセスが行えます。
• Update 状態：シフトインないしシフトアウトされた新規データを実際に適用します。Update-IR では
新しい命令が有効になり、Update-DR ではバウンダリスキャンレジスタ（BSR）からの
出力に対して新規データが現れます。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
589
26. JTAGインタフェース
26.2.3
TAP コントローラのステートマシン
S1D13515/S2D13515 TAP コントローラのステートマシンを下の図に示します。
1
Test-Logic-Reset
0
Run-Test/Idle
TMS=0
TMS=1
Select-DR-Scan
TMS=1
Select-IR-Scan
TMS=0
TMS=1
TMS=0
TMS=1
Capture-DR
TMS=0
Shift-DR
Shift-IR
TMS=1
TMS=1
Exit1-IR
TMS=0
TMS=0
Pause-IR
0
0
TMS=1
1
Exit2-DR
TMS=0
1
Exit2-IR
TMS=1
Update-DR
TMS=1
0
TMS=1
Exit1-DR
TMS=0
Capture-IR
TMS=0
0
Pause-DR
TMS=1
Update-IR
TMS=0
TMS=0
図 26-2 TAP コントローラのステートマシン
590
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
26.3
JTAG 命令コード
S1D13515/S2D13515 では、IEEE 1149.1 に規定される EXTEST、CLAMP、SAMPLE/PRELOAD、BYPASS
の命令が使用できます。デバイス認識命令（IDCODE）も使用可能です。命令コードとその機能につい
て以下の表にまとめます。
表 26-1 JTAG 命令コード
命令
命令コード
機能
EXTEST
000
Capture-DR 状態に移行したときに S1D13515/S2D13515 端子の状態を取
得し、それをバウンダリスキャンレジスタ（BSR）に取り込みます。ShiftDR 状態に移行すると BSR の内容が TDO ラインにシフトアウトされ、同
時に新しいデータがシフトインされます。Update-DR 状態に移行すると、
この新規データが S1D13515/S2D13515 の端子に適用されます。
CLAMP
001
S1D13515/S2D13515 の出力を BSR で指定したロジックレベルに設定し
ます。一方、TDI から TDO の間にバイパスレジスタを接続します。
IDCODE
011
デバイスおよびメーカーの識別コードを TDO に出力します。
S1D13515/S2D13515 の識別コードについては、
表 26-2「S1D13515/S2D13515 の識別コード」を参照してください。
SAMPLE/
PRELOAD
100
Capture-DR 状態に移行したときに S1D13515/S2D13515 の内部コアロ
ジック信号を取得し、それを BSR に取り込みます。Shift-DR 状態に移行
すると、BSR の内容が TDO ラインにシフトアウトされます。このとき新
しいデータもシフトインすることが可能です。Update-DR 状態に移行する
と、BSR のこの新規データが S1D13515/S2D13515 のコアロジックに適
用されます。
BYPASS
111
S1D13515/S2D13515 が対象でないときにバウンダリスキャンをバイパス
します。この命令では TDI ラインと TDO ラインが接続され、データは
S1D13515/S2D13515 をそのまま通過します。
表 26-2 S1D13515/S2D13515 の識別コード
識別コードの説明
値
版数（4 ビット）
0001
部品番号（16 ビット）
0000000000011011
メーカーの識別（11 ビット）
00010111110
LSB（1 ビット）
1
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
591
26. JTAGインタフェース
26.3.1
バウンダリスキャンのセル定義
TDI と TDO の間に設けられたバウンダリスキャンレジスタの各セルの特性を下のリストに示します。
以
下はラベルフィールドの説明です：
• num
セル番号
• cell
標準に規定されるセルタイプ
• port
設計上のポート名。制御セルにはポート名がありません。
• function
標準に規定されるセルの機能（input、output2、output3、bidir、control、controlr）
• safe
安全動作のために BSR セルに一緒にロードするべき値を指定します。これがない場合、
ソフトウェアはランダム値を選択することがあります。
• ccell
制御セル番号。そのポートの出力イネーブルを駆動する制御セルを指定します。制御セ
ルに 1 を書き込むと、対応ポートの出力イネーブルが無効になります。
• disval
対応ポートの出力イネーブルを無効にするために制御セルにロードする値を指定しま
す。
• rslt
結果の状態。ドライバが無効にされたときの状態を示します。
592
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
26.3.2
S1D13515/S2D13515 に対する BSDL ファイルの例
-- *****************************************************************************
--
BSDL file for design s2d13515
-- *****************************************************************************
entity s2d13515 is
-- This section identifies the default device package selected.
generic (PHYSICAL_PIN_MAP: string:= "S1D13515/S2D13515_QFP22_256");
-- This section declares all the ports in the design.
port (
AB0
AB1
AB18
AB2
AB3
AB4
AB5
BDIPX
BE0X
BURSTX
BUSCLK
CLKI2
CM1CLKI
CM1D0
CM1D1
CM1D2
CM1D3
CM1D4
CM1D5
CM1D6
CM1D7
CM1FIELD
CM1HREF
CM1VREF
CNF0
CNF1
CNF2
CSX
RDX
RESETX
TCK
TDI
TMS
TRST
WRX
AB10
AB11
AB12
AB13
AB14
AB15
AB16
AB17
AB19
AB20
AB6
AB7
AB8
AB9
BE1X
BSX
DB0
DB1
DB10
DB11
DB12
DB13
DB14
DB15
DB2
DB3
:
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bit;
bit;
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
593
26. JTAGインタフェース
DB4
DB5
DB6
DB7
DB8
DB9
FP1IO0
FP1IO1
FP1IO10
FP1IO11
FP1IO12
FP1IO13
FP1IO14
FP1IO15
FP1IO16
FP1IO17
FP1IO18
FP1IO19
FP1IO2
FP1IO20
FP1IO21
FP1IO22
FP1IO23
FP1IO3
FP1IO4
FP1IO5
FP1IO6
FP1IO7
FP1IO8
FP1IO9
FP2IO17
FP2IO18
FP2IO19
FP2IO20
FP2IO21
FP2IO22
FP2IO23
I2CSCL
I2CSDA
I2SCKO
I2SWSO
MEMDQ0
MEMDQ1
MEMDQ10
MEMDQ11
MEMDQ12
MEMDQ13
MEMDQ14
MEMDQ15
MEMDQ16
MEMDQ17
MEMDQ18
MEMDQ19
MEMDQ2
MEMDQ20
MEMDQ21
MEMDQ22
MEMDQ23
MEMDQ24
MEMDQ25
MEMDQ26
MEMDQ27
MEMDQ28
MEMDQ29
MEMDQ3
MEMDQ30
MEMDQ31
MEMDQ4
MEMDQ5
MEMDQ6
MEMDQ7
MEMDQ8
MEMDQ9
MNRX
SPIDIO
TEAX
WAITX
IRQ
TDO
CM1CLKO
594
:
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out
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EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
FP2IO0
FP2IO1
FP2IO10
FP2IO11
FP2IO12
FP2IO13
FP2IO14
FP2IO15
FP2IO16
FP2IO2
FP2IO24
FP2IO25
FP2IO26
FP2IO27
FP2IO3
FP2IO4
FP2IO5
FP2IO6
FP2IO7
FP2IO8
FP2IO9
I2SMCLKO
I2SSDO
MEMA0
MEMA1
MEMA10
MEMA11
MEMA12
MEMA2
MEMA3
MEMA4
MEMA5
MEMA6
MEMA7
MEMA8
MEMA9
MEMBA0
MEMBA1
MEMCASX
MEMCKE
MEMCLK
MEMCSX
MEMDQM0
MEMDQM1
MEMDQM2
MEMDQM3
MEMRASX
MEMWEX
PWM0
PWM1
SPICK
SPICS
OSCI1
OSCO1
TESTEN
VCP1
VCP2
HVDDY
LVDDY
VSSY
:
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linkage
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bit;
bit_vector (1 to 19);
bit_vector (1 to 11);
bit_vector (1 to 27)
);
use STD_1149_1_2001.all;
attribute COMPONENT_CONFORMANCE of s2d13515: entity is "STD_1149_1_2001";
attribute PIN_MAP of s2d13515: entity is PHYSICAL_PIN_MAP;
-- This section specifies the pin map for each port. This information is
-- extracted from the port-to-pin map file that was read in using the
-- "read_pin_map" command.
constant S1D13515/S2D13515_QFP22_256: PIN_MAP_STRING :=
"AB0
: 27," &
"AB1
: 26," &
"AB18
: 6," &
"AB2
: 25," &
"AB3
: 24," &
"AB4
: 23," &
"AB5
: 22," &
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
595
26. JTAGインタフェース
"BDIPX
"BE0X
"BURSTX
"BUSCLK
"CLKI2
"CM1CLKI
"CM1D0
"CM1D1
"CM1D2
"CM1D3
"CM1D4
"CM1D5
"CM1D6
"CM1D7
"CM1FIELD
"CM1HREF
"CM1VREF
"CNF0
"CNF1
"CNF2
"CSX
"RDX
"RESETX
"TCK
"TDI
"TMS
"TRST
"WRX
"AB10
"AB11
"AB12
"AB13
"AB14
"AB15
"AB16
"AB17
"AB19
"AB20
"AB6
"AB7
"AB8
"AB9
"BE1X
"BSX
"DB0
"DB1
"DB10
"DB11
"DB12
"DB13
"DB14
"DB15
"DB2
"DB3
"DB4
"DB5
"DB6
"DB7
"DB8
"DB9
"FP1IO0
"FP1IO1
"FP1IO10
"FP1IO11
"FP1IO12
"FP1IO13
"FP1IO14
"FP1IO15
"FP1IO16
"FP1IO17
"FP1IO18
"FP1IO19
"FP1IO2
"FP1IO20
"FP1IO21
"FP1IO22
"FP1IO23
"FP1IO3
"FP1IO4
"FP1IO5
596
:
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39," &
2," &
240," &
246," &
245," &
244," &
243," &
242," &
237," &
236," &
235," &
231," &
233," &
232," &
155," &
154," &
153," &
52," &
54," &
65," &
148," &
149," &
150," &
151," &
55," &
17," &
13," &
12," &
11," &
10," &
9," &
8," &
7," &
5," &
4," &
21," &
20," &
19," &
18," &
57," &
58," &
48," &
47," &
35," &
34," &
33," &
32," &
31," &
30," &
46," &
45," &
44," &
43," &
42," &
41," &
37," &
36," &
96," &
95," &
84," &
70," &
83," &
78," &
69," &
77," &
76," &
68," &
67," &
66," &
94," &
75," &
74," &
73," &
79," &
93," &
90," &
89," &
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
"FP1IO6
"FP1IO7
"FP1IO8
"FP1IO9
"FP2IO17
"FP2IO18
"FP2IO19
"FP2IO20
"FP2IO21
"FP2IO22
"FP2IO23
"I2CSCL
"I2CSDA
"I2SCKO
"I2SWSO
"MEMDQ0
"MEMDQ1
"MEMDQ10
"MEMDQ11
"MEMDQ12
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"MEMDQ20
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"MEMDQ22
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"MEMDQ28
"MEMDQ29
"MEMDQ3
"MEMDQ30
"MEMDQ31
"MEMDQ4
"MEMDQ5
"MEMDQ6
"MEMDQ7
"MEMDQ8
"MEMDQ9
"MNRX
"SPIDIO
"TEAX
"WAITX
"IRQ
"TDO
"CM1CLKO
"FP2IO0
"FP2IO1
"FP2IO10
"FP2IO11
"FP2IO12
"FP2IO13
"FP2IO14
"FP2IO15
"FP2IO16
"FP2IO2
"FP2IO24
"FP2IO25
"FP2IO26
"FP2IO27
"FP2IO3
"FP2IO4
"FP2IO5
"FP2IO6
"FP2IO7
"FP2IO8
"FP2IO9
"I2SMCLKO
"I2SSDO
"MEMA0
"MEMA1
"MEMA10
:
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:
:
:
:
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:
:
:
:
:
:
:
:
:
:
88," &
87," &
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135," &
228," &
227," &
171," &
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
597
26. JTAGインタフェース
"MEMA11
"MEMA12
"MEMA2
"MEMA3
"MEMA4
"MEMA5
"MEMA6
"MEMA7
"MEMA8
"MEMA9
"MEMBA0
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"MEMWEX
"PWM0
"PWM1
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"SPICS
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"OSCO1
"TESTEN
"VCP1
"VCP2
"HVDDY
"165, 175,
"LVDDY
"VSSY
"130, 141,
"254)";
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: 157," &
: 156," &
: 162," &
: 166," &
: 139," &
: 138," &
: 144," &
: 143," &
: 249," &
: 248," &
: 146," &
: 255," &
: 252," &
: (14, 28, 40, 51, 72, 82, 92, 101, 111, 121, 129, 140, " &
188, 195, 205, 220, 234)," &
: (16, 50, 80, 113, 142, 181, 206, 241, 250, 253, 256)," &
: (1, 3, 15, 29, 38, 49, 64, 71, 81, 91, 102, 112, 122, " &
152, 164, 174, 180, 187, 196, 207, 209, 219, 239, 251, " &
-- This section specifies the TAP ports. For the TAP TCK port, the parameters in
-- the brackets are:
-First Field : Maximum TCK frequency.
-Second Field: Allowable states TCK may be stopped in.
attribute
attribute
attribute
attribute
attribute
TAP_SCAN_CLOCK
TAP_SCAN_IN
TAP_SCAN_MODE
TAP_SCAN_OUT
TAP_SCAN_RESET
of
of
of
of
of
TCK :
TDI :
TMS :
TDO :
TRST:
signal
signal
signal
signal
signal
is
is
is
is
is
(5.000000e+06, BOTH);
true;
true;
true;
true;
-- Specifies the compliance enable patterns for the design. It lists a set of
-- design ports and the values that they should be set to, in order to enable
-- compliance to IEEE Std 1149.1
attribute COMPLIANCE_PATTERNS of s2d13515: entity is
"(TESTEN) (0)";
-- Specifies the number of bits in the instruction register.
attribute INSTRUCTION_LENGTH of s2d13515: entity is 3;
-- Specifies the boundary-scan instructions implemented in the design and their
-- opcodes.
attribute INSTRUCTION_OPCODE of s2d13515: entity is
"BYPASS (111)," &
"EXTEST (000)," &
"SAMPLE (100)," &
"PRELOAD (100)," &
"CLAMP
(001)," &
"IDCODE (011)";
-- Specifies the bit pattern that is loaded into the instruction register when
-- the TAP controller passes through the Capture-IR state. The standard mandates
-- that the two LSBs must be "01". The remaining bits are design specific.
attribute INSTRUCTION_CAPTURE of s2d13515: entity is "001";
-- Specifies the bit pattern that is loaded into the DEVICE_ID register during
-- the IDCODE instruction when the TAP controller passes through the Capture-DR
-- state.
598
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
attribute IDCODE_REGISTER of s2d13515: entity is
"0001" &
-- 4-bit version number
"0000000000011011" &
-- 16-bit part number
"00010111110" &
-- 11-bit identity of the manufacturer
"1";
-- Required by IEEE Std 1149.1
-- This section specifies the test data register placed between TDI and TDO for
-- each implemented instruction.
attribute REGISTER_ACCESS of s2d13515: entity is
"BYPASS
(BYPASS, CLAMP)," &
"BOUNDARY (EXTEST, SAMPLE, PRELOAD)," &
"DEVICE_ID (IDCODE)";
-- Specifies the length of the boundary scan register.
attribute BOUNDARY_LENGTH of s2d13515: entity is 347;
-- The following list specifies the characteristics of each cell in the boundary
-- scan register from TDI to TDO. The following is a description of the label
-- fields:
-num
: Is the cell number.
-cell
: Is the cell type as defined by the standard.
-port
: Is the design port name. Control cells do not have a port
-name.
-function: Is the function of the cell as defined by the standard. Is one
-of input, output2, output3, bidir, control or controlr.
-safe
: Specifies the value that the BSR cell should be loaded with
-for safe operation when the software might otherwise choose a
-random value.
-ccell
: The control cell number. Specifies the control cell that
-drives the output enable for this port.
-disval : Specifies the value that is loaded into the control cell to
-disable the output enable for the corresponding port.
-rslt
: Resulting state. Shows the state of the driver when it is
-disabled.
attribute BOUNDARY_REGISTER of s2d13515: entity is
----
num
"346
"345
"344
"343
"342
"341
"340
"339
"338
"337
"336
"335
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"331
"330
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"323
"322
"321
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"317
"316
"315
"314
"313
cell
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(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
port
function
safe
CLKI2,
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*,
AB20,
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*,
AB19,
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*,
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AB10,
AB9,
AB9,
AB8,
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observe_only,
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observe_only,
control,
output3,
observe_only,
observe_only,
control,
output3,
observe_only,
control,
output3,
observe_only,
control,
output3,
observe_only,
control,
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control,
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control,
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X),
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X,
X),
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X,
X),
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1),
X,
X),
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X),
1),
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X),
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1),
X,
X),
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X,
X),
1),
X,
X),
X,
X),
X,
X),
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
[ccell
disval
rslt]
344,
1,
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334,
1,
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1,
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328,
1,
Z),
325,
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Z),
322,
1,
Z),
319,
1,
Z),
319,
1,
Z),
319,
1,
Z),
EPSON
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"
"
"
"
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"
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&
&
&
&
&
&
&
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599
26. JTAGインタフェース
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"311
"310
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"308
"307
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"234
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600
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(BC_4,
(BC_4,
(BC_4,
(BC_4,
(BC_4,
(BC_4,
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(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_4,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
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(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_4,
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(BC_4,
(BC_4,
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(BC_1,
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(BC_4,
(BC_4,
(BC_2,
(BC_1,
(BC_4,
(BC_2,
(BC_1,
(BC_2,
(BC_1,
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(BC_4,
(BC_2,
(BC_1,
(BC_4,
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*,
AB7,
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*,
AB6,
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AB1,
AB0,
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*,
DB15,
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*,
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*,
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DB5,
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TEAX,
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observe_only,
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X),
X,
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X),
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X),
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X),
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X),
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X),
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X),
X,
X),
X,
X),
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X),
X,
X),
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X,
X),
X,
X),
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1),
X,
X),
X),
X),
X),
1),
X,
X),
1),
X,
X),
X),
X),
1),
X,
X),
1),
X,
1),
X,
X),
X),
1),
X,
X),
1),
319,
1,
Z),
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1,
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298,
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1,
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1,
Z),
293,
1,
Z),
293,
1,
Z),
284,
1,
Z),
293,
1,
Z),
298,
1,
Z),
276,
1,
Z),
276,
1,
Z),
276,
1,
Z),
276,
1,
Z),
276,
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Z),
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1,
Z),
265,
1,
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EPSON
"
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&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
26. JTAGインタフェース
"232
"231
"230
"229
"228
"227
"226
"225
"224
"223
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"219
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(BC_2,
(BC_1,
(BC_4,
(BC_1,
(BC_4,
(BC_1,
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(BC_1,
(BC_4,
(BC_1,
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(BC_2,
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(BC_1,
(BC_4,
(BC_1,
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(BC_4,
(BC_1,
(BC_1,
(BC_1,
(BC_1,
(BC_1,
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(BC_1,
(BC_4,
(BC_2,
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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"17
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end s2d13515;
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
603
27. 設計上の注意点
27. 設計上の注意点
27.1
PLL 電源配置のガイドライン
PLL 回路はアナログ回路であるため、入力クロック波形や電源に含まれるノイズに大きく影響されます。
クロックまたは電源に含まれるノイズは、PLL 回路の動作不安定化やジッタの増大につながります。
このようなノイズの制約により、PLL 回路に対する電源トレースや電源プレーンは、他の電源のトレー
スやプレーンと分離することを強く推奨します。また、電源のノイズをできるだけ小さくするために
フィルタリングを実施してください。
以下にガイドラインを示します。これを実践することでノイズの少ない電源が PLL 回路に供給され、そ
れによって従来よりノイズの少ない安定したクロックが実現します。ガイドラインの一部を実践するだ
けでも効果が得られます。
オプション（推奨）
デジタル IOVDD プレーンへ
L1
電圧調整器
PLL 電源トレースは、電圧調整器に
C3
非常に近い位置においてデジタル
トレースから分離することが必要です
PLLVDD
C2
C1
S1D13515/S2D13515
PLLVSS
L2
デジタル VSS プレーンへ
注：
• PLLVDD および PLLVSS のトレースではできるだけ短くしてください。
• PLLVDD および PLLVSS はデジタル電源と分離することが必要です。
• L1 および L2 につながるデジタル電源およびグラウンドは、ボードの
同じ側において短く平行なトレースとしてください。これは、ノイズの
発生源となるループの面積を減らすためです。
標準値：
L1、L2 絶縁ビーズ
∼ 10µF のバイパス
C1
1nF のバイパス
C2
0.1µF のバイパス
C3
実際値はこれと異なることがあるため、
妥当性の検証が必要です
図 27-1 PLL 電源の配置
• フェライトビーズ（L1 と L2）は最小限の間隔で互いに平行に配置します。両方のバイパスコンデン
サ（C2 と C3）はできるだけコイルに近づけてください。C3 から電源プレーンまでのトレースは、ボー
ドの同じ側において短い平行なトレースとしてください。両者の間隔は通常の小ささとします。ここ
でループ面積が大きいとノイズの原因になります。ボード上に電圧調整器がある場合は電源トレース
を電源プレーンに落とすのではなく、電圧調整器に直接つなげてください（その場合も、平行なトレー
スに関する上記のガイドラインに従ってください）。
• バイパスコンデンサ（C2）が接地絶縁コイル（L1）に接続される側のアナログ接地点は、接地側のス
ター結線におけるアナログ接地中点になります。S1D13515/S2D13515 のアナログ接地端子（PLLVSS）
に直接つながる素子は、C2 から PLLVSS 端子に至る 1 本の短いトレース以外にありません。大型のバ
イパスコンデンサ（C1）の接地側も、上記のスターポイントに直接接続してください。
604
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
27. 設計上の注意点
• アナログ接地に関する上記のスター結線ルールは、C2 が L2 側につながるアナログ電源接続にも適用
されます。
• トレースの長さはすべてできるだけ短くしてください。
• 可能であれば、すべての PLL トレースをボードの同じ外層に配置します。唯一の例外は C1 であり、
必要であればボードの反対側に搭載することができます。C1 は、他の素子のように接地側および電源
側のアナログスターポイントの近くに配置する必要はありません。
• 可能であれば、PLL 領域（PLL 素子およびトレースがある領域）下にのみ局部プレーンを設置してく
ださい。全体アナログプレーンは C2（バイパスコンデンサ）のパッドに接地してください。このプ
レーンは大きすぎると役に立ちません。これは、同じボード領域において他層の信号が混線するのを
防ぐ静電シールドの役割を確実に果たします。そのようなアナログプレーンが可能でない場合は、PLL
素子の下の層を信号層ではなくデジタル電源プレーンにするよう検討してください。
• 可能であれば、他のボード信号が各層において PLL 端子ビアのすぐ隣を通らないように配慮してくだ
さい。
• とくに接地側および電源側における C2 の各側とのアナログスター結線には、可能なかぎり幅の広い
トレースを使用してください。そして、できるだけ素子のパッド幅に合わせてください。幅の狭いト
レースは大きな誘導作用をもちます。
製造上の制約によっては、上記のような接地側および電源側のスター結線が実施できないことがありま
す。たとえば、幅の広い 4 本のトレースが 1 つのパッドに集中すると、組立工程においてコンデンサの
パッド周辺の銅製トレースがすべて熱作用を受け、リフローの問題を引き起こす可能性があります。ひ
とつの対処法は、パッドに接続するトレースを 1 つに制限し、他のトレースをすべてパッドからできる
だけ近い位置でこの幅広トレースに接続することです。もうひとつ考えられるのは、すべてのトレース
をパッドに接続するとともに、パッドの周りにサーマルリリーフを設けて銅との接続を遮断することで
す。一方で、ボードは最終的に製造可能でなくてはならないため、最善の対処をすることが無難です。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
605
28. メカニカルデータ
28. メカニカルデータ
上面図
17.0
A1 角
17.0
インデックス
1.3
（最大）
側面図
底面図
0.5
0.5±0.1
1.0
0.1
0.4
0.15（最大）
1.0
0.5
T
R
P
N
M
L
K
J
H
G
F
E
D
C
B
A
1 2 3 4 5 6 7 8 9 10 11 12 13 14 1516
A1 角
1 ＝ 1mm
図 28-1 PBGA1U 256 ピンパッケージ
606
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
28. メカニカルデータ
192
129
HE
128
E
193
インデックス
65
256
e
b
64
θ2
A2
R1
R
C
θ
A1
Amax
1
L2
θ3
L
L1
記号
E
D
A
A1
A2
e
b
C
θ
L
L1
L2
HE
HD
θ2
θ3
R
最小
27.9
27.9
1.3
0.13
0.1
0°
0.3
29.6
29.6
寸法（mm）
標準
28
28
0.1
1.4
0.4
0.16
0.125
0.5
1
0.5
30
30
12°
12°
0.2
最大
28.1
28.1
1.7
1.5
0.21
0.175
10°
0.7
30.4
30.4
図 28-2 QFP22 256 ピンパッケージ
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
607
28. メカニカルデータ
Y
5.5
3.7
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(15)
(16)
(17)
(18)
(19)
(20)
(21)
(22)
(23)
(11)
(12)
(13)
(25)
(26)
(27)
(14)
S 2D1 35 1 5B0 0B 1
X’
C
(3)
D
(2)
A
B
A
B
A
B
A
Y
B
A
B
A
B
A
B
A
B
(28)
J AP A N
A
B
A
B
A
B
A
B
C
(24)
D
C
X
D
2.5
5.5
6.3
(1)
A
Y’
A1
X
A = 0.8
B = 0.25
C = 1.2
D = 0.3
X’
Y’
項目
指定のロゴ
品名
制御コード
製造年
製造週
ロット番号
[JAPAN]
番号
(1)
(2) ~ (14)
(15)
(16) ~ (17)
(18) ~ (19)
(20) ~ (23)
(24) ~ (28)
備考
S1D13515/S2D13515B00B1
西暦の下 2 桁
年の暦週
図 28-3 PBGA1U 256 ピンパッケージのマーキング
608
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
28. メカニカルデータ
Y
0.3
8.0
A B A B A B A B A
(1)
(5)
(6)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
C
J A P AN
(7)
(16)
(17)
(18)
(19)
S 2D1 3 5 1 5 F0 0 A 1
B
C B C
B
C B
C B
C B D EB
C
B
C B
C
B
C B
C B
C
X’
C
C
A
(4)
1.8
X
(3)
A
2.0
(2)
(20)
(21)
(22)
(23)
(24)
(25)
(26)
(27)
(28)
A B A B A B A B A B A B A B A B A
A = 0.8
B = 0.25
C = 1.2
D = 0.65
E = 0.55
パッケージ中心線
Y’
Y
X
Pin 1
X’
Y’
項目
指定のロゴ
[JAPAN]
品名
制御コード
製造年
製造週
ロット番号
番号
(1)
(2) ~ (6)
(7) ~ (19)
(20)
(21) ~ (22)
(23) ~ (24)
(25) ~ (28)
備考
S1D13515/S2D13515F00A1
西暦の下 2 桁
年の暦週
図 28-4 QFP22 256 ピンパッケージのマーキング
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
609
29. 参考資料
29. 参考資料
S1D13515/S2D13515 に関する追加情報が以下の文献に記載されています。文書番号は、文書名の後の括
弧内に記載しています。すべての文書は、Epson Research and Development のウェブサイト
www.erd.epson.com でご覧いただけます。
•『S1D13515/S2D13515 のブリーフシート』（X83A-C-001-xx）
610
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
30. 改訂履歴
30. 改訂履歴
X83A-A-001-01
Rev. 1.1 新規制定
X83A-A-001-01
Rev. 1.4 2009 年 7 月 6 日発行
• S1D13515 情報を全体に追加
• 2.4 表示機能について、8/16/32bpp の色深度を 8/16/24bpp の色深度に変更
• 2.9 その他について、S1D13515 のパッケージ、温度範囲を追加
• 5.3.7 その他について、表 5-9 その他の端子説明の TRST の説明を「通常動作の場合、この端子は VSS
または RESET# 端子に接続してください」に変更
• 6 DC 特性について、表 6-2 推奨動作条件 1 の TOPR に S1D13515 を追加
• 6 DC 特性について、表 6-3 推奨動作条件 2 の H VDD-SD を Min 3.0、Typ 3.3、Max 3.6 に変更
• 6 DC 特性について、表 6-3 推奨動作条件 2 の TOPR に S1D13515 を追加
• 6 DC 特性について、表 6-4 電気的特性の IDDS を 23µA に変更
• 6 DC 特性について、表 6-5 電気的特性の IDDS を 23µA に変更
• 7.1.1 入力クロックについて、表 7-1 クロック入力として使用するときの OSC/CLKI のクロック要件の
tf、tr を 0.2 TOSC に変更
• 7.1.2 内部クロックについて、注「XGA（1024 × 768）パネルに対応するためには…」を追加
• 7.6 パネルインタフェースのタイミングについて、注「XGA（1024 × 768）パネルに対応するために
は…」
、表 7-30 XGA パネルに対応するための推奨設定を追加
• 13 表示サブシステムについて、注「XGA（1024 × 768）パネルに対応するためには…」
、表 13-1 XGA
パネルに対応するための推奨設定を追加
• 26.1 JTAG 端子について、TRST の説明に「通常動作の場合、この端子は VSS または RESET# 端子に
接続してください」を追加
X83A-A-001-01
Rev. 1.6 2010 年 9 月 7 日発行
• 8 メモリマップについて、表 8-1 に注を追記。
• 10.4.19 DMA コントローラレジスタについて、注を追記。
• REG[3C0Ch]bit 6 について、注を追記。
• REG[3C1Ch]bit 6 について、注を追記。
• 10.4.22 スプライトレジスタについて、注を追記。
• 図 10-3 スプライトのメモリマップ例について、誤記を訂正。
• 16.1 スプライトのデータパスについて、誤記を訂正。
• 2.2 CPU インタフェースについて、注を追記。
• 表 5-12 ホストインタフェースの構成の一覧について、" リトルエンディアンのみ " の記述を追加。
• 表 5-16 ホストインタフェースの端子マッピング 4 で、" リトルエンディアン " の記述を追加。
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
EPSON
611
30. 改訂履歴
• 図 7-15 ダイレクト / インダイレクトフリースケール MPC555 ホストインタフェースの書き込みタイミ
ング ( 非バーストモード ) で、注を追記。
• 図 7-16 ダイレクト / インダイレクトフリースケール MPC555 ホストインタフェースの読み出しタイミ
ング ( 非バーストモード ) で、注を追記。
• 図7-17 ダイレクト／インダイレクトフリースケールMPC555 ホストインタフェースの書き込みタイミ
ング（バーストモード）で、注を追記。
• 図 7-18 ダイレクト / インダイレクトフリースケール MPC555 ホストインタフェースの読み出しタイミ
ング ( バーストモード ) で、注を追記。
• 21.1 概要で、注を追記。
• 21.9 MPC555 のインタフェースで、注を追記。
X83A-A-001-01
Rev. 1.7 2011 年 1 月 19 日発行
• Rev.1.6 からの変更箇所については、赤文字で示しています。
• 19 パルス幅変調 (PWM) で、1/16 ∼ 15/16 デューティの方形波生成時の設定例を追加。
612
EPSON
S1D13515/S2D13515テクニカルマニュアル
（Rev. 1.7）
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‫ޥ‬191-8501 ᧲੩ㇺᣣ㊁Ꮢᣣ㊁ 421-8
TEL㧔042㧕587-5816㧔⋥ㅢ㧕
ᄢ㒋
FAX㧔042㧕587-5624
‫ޥ‬541-0059 ᄢ㒋Ꮢਛᄩ඙ඳഭ↸ 3-5-1 ࠛࡊ࠰ࡦᄢ㒋ࡆ࡞ 15F
TEL㧔06㧕6120-6000㧔ઍ⴫㧕
FAX㧔06㧕6120-6100
ドキュメントコード：411584002
࠼ࠠࡘࡔࡦ࠻ࠦ࡯࠼㧦404675304
2007
2009ᐕ
年92᦬
月 ૞ᚑ
作成
2008
2011ᐕ
年42᦬
月 ᡷ⸓
改訂

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