Rev14 1 - サーキットデザイン

EU Directive 2002/95/EC 対応(RoHs)
製品概要
TRC101 は、高集積のワンチップ IC で、ゼロ IF、マルチチャンネル、低消
費電力の RF トランシーバです。TRC101 は、微弱無線などの免許が不要な
300-1000MHz の周波数帯で低コスト、大量生産、双方向近距離通信のア
プリケーションに最適です。トランシーバに必要な無線部とベースバンド機
能をすべてワンチップに組み込みましたので、外付部品を最小限にして、
設計を簡単かつスピーディーに行うことができます。低価格で一般的な
10MHz の水晶振動子と低価格の CPU があれば動作させることが可能です。
また TRC101 は内蔵されたいくつかのスリープモードを使用することにより、
消費電流を抑えてバッテリー寿命を延ばすことができます。小型で低消費
電力のため、さまざまな近距離通信のアプリケーションにご活用いただけ
ます。
特長
● データレートのプログラムが可能
● 変調：FSK（FHSS:周波数ホッピング方式）
● クロックとデータリカバリ内蔵
● 周波数:300-1000MHz
● FSK 変調で正極性か負極性のプログラムが可能
● 高感度:(-105dBm)
● 外部からのスリープ復帰機能
● 高データレート:～256kbps
● 複数のバンドをサポート
● 低消費電流（受信電流～8.5mA）
● 315/433MHz 95 チャンネル(100kHz ステップ)
● 広動作電圧:2.2～5.4V
● 868MHz 190 チャンネル(100kHz ステップ)
● 低スタンバイ電流(0.2μA)
● 915MHz 285 チャンネル(100kHz ステップ)
● PLL、IF、ベースバンド回路を内蔵
● パワーセーブスリープモード
● 自動周波数調整（TX/RX 周波数調整）
● コンパクトサイズ 16 ピン構成 TSSOP
● プログラムにてアナログ／デジタルベースバンドフィルタのプ
● 標準的な 13 インチリール（2000 個／リール）
ログラムが可能
● 複数のバンドをサポート
● ＲＦ送信出力のプログラムが可能
● LNA のゲインのプログラムが可能
主な用途
● 内部でデータ認識が可能
● アクティブ RFID タグ
● 送信/受信 FIFO 内蔵
● 自動検針
● 標準的な SPI インターフェース
● 家庭内、工業用の自動化システム
● TTL/CMOS 適合 I/O ピン
● セキュリティシステム
● CLK 出力周波数のプログラムが可能
● 双方向通信キーレスエントリー
● 自動アンテナ同調回路
● 自動車のイモビライザ
● 低価格で一般的な 10MHz 振動子対応
● スポーツや運動のモニタ
● プログラム可能なローバッテリー電圧検知器内蔵
● 玩具
● ウェイクアップタイマのプログラムと、Duty cycle のプログラム
● 医療機器
が可能
● ローパワーでの双方向遠隔測定システム
● アナログ／デジタル選択可能な RSSI 内蔵
● ワイヤレスでメッシュセンサ
● 水晶発振器内蔵
● ワイヤレスモジュール
● 外部割込信号ピン
● 水晶負荷容量のプログラムが可能
Rev14
1
目
目次
次
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2
1.0 TRC101 ピン構成 ......................................................................................................................................................................................................................
3
1.1 ピン種類
......................................................................................................................................................................................................................
2.0 機能的な説明
......................................................................................................................................................................................................................
2.1 TRC101 のアプリケーション
3
5
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5
RF 送信のマッチング
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5
アンテナ設計のポイント
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6
プリント基板レイアウトについて
3.0 TRC101 の機能的な特長
入力／出力アンプ
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6
...............................................................................................................................................................................................
8
...............................................................................................................................................................................................
8
........................................................................................................................................................................
8
...............................................................................................................................................................................................
9
ベースバンドデータとフィルタ
Transmit Register
受信 FIFO
......................................................................................................................................................................................................................
自動周波数調整（AFA）
水晶発振器
...............................................................................................................................................................................................
......................................................................................................................................................................................................................
周波数制御（PLL）と周波数シンセサイザ
データ品質検知器（DQD）
9
10
10
.................................................................................................................................................
10
...............................................................................................................................................................................................
10
有効データ検知器（Valid Data Detector）
.................................................................................................................................................
10
受信電界強度表示（RSSI）
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11
OOK/ASK 信号伝達
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11
ウェイクアップモード
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12
Duty Cycle モード
...............................................................................................................................................................................................
12
ローバッテリー検知器
...............................................................................................................................................................................................
12
SPI インターフェース
...............................................................................................................................................................................................
13
4.0 コントロールと設定レジスタ ...............................................................................................................................................................................................
14
“Status Register” ステータスレジスタ
........................................................................................................................................................................
“Configuration Register” 設定レジスタ [POR=8008h]
..........................................................................................................................
“Automatic Frequency Adjust Register” 自動周波数調整レジスタ [POR=C4F7h]
“Transmit Configuration Register” 送信設定レジスタ [POR=9800h]
15
16
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17
...................................................................................................
19
“Transmit Register” 送信レジスタ [POR=B8AAh] .................................................................................................................................................
20
“Frequency Setting Register” 周波数設定レジスタ [POR=A680h]
...................................................................................................
21
“Receiver Control Register” 受信機コントロールレジスタ [POR=9080h] ...................................................................................................
22
“Baseband Filter Register” ベースバンドフィルタレジスタ [POR=C22Ch] ...................................................................................................
24
“FIFO Read Register” FIFO 読込レジスタ [POR=B000h]
..........................................................................................................................
“FIFO and RESET Mode Configuration Register” FIFO とリセットモード設定レジスタ [POR=CA88h]
“Data Rate Setup Register” データレート設定レジスタ [POR=C623h]
25
..............................
26
...................................................................................................
27
“Power Management Register” パワーマネージメントレジスタ [POR=8208h]
............................................................................
28
“Wake-up Timer Period Register” ウェイクアップタイマ期間レジスタ [POR=E196h]
............................................................................
29
...................................................................................................
30
“Duty Cycle Set Register” Duty Cycle 設定レジスタ [POR=C80Eh]
“Battery Detect Threshold and Clock Output Register” バッテリー検知スレッショルドとクロック出力レジスタ [POR=C000h] 31
5.0
6.0
7.0
8.0
9.0
定格値
......................................................................................................................................................................................................................
DC 電気特性 ......................................................................................................................................................................................................................
AC 電気特性 ......................................................................................................................................................................................................................
受信機測定結果
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送信機測定結果
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IPC/JEDEC J-STD020C リフロー一覧
..................................................................................................................................................
10.0 パッケージ寸法 ...............................................................................................................................................................................................................
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33
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2
１．ピン構成
TOP VIEW
1.1 ピンの種類
ピン
名称
説明
1
SDI
SPI データ入力。
2
SCK
SPI データクロック。
3
nCS
チップセレクト入力－SPI データ処理の選択をします。ピンは 16 ビットの読み込みや書き出しをする時は Low レベル
にしてください。タイミングについては図 6 を参照してください。
4
SDO
SPI データ出力。
5
nIRQ
割込要求出力－受信機は、下記の条件の時に CPU 側へアクティブ Low レベルの割込信号を出力します：
・TX registerが次のデータを受け取る準備ができている時。
・FIFO が前もってプログラムしたビット数を受信した時。
・パワーオンリセット時。
・FIFO がオーバーフロー時／TX Register がアンダーラン時。
・ウェイクアップタイマがタイムアウトした時。
・割込入力ピン nINT に負パルスが入力された時。
・電源電圧が前もってプログラムした値より低くなったことを検知した時。
6
Data/nFSel
データ入力－内部 TX register を使用しない場合、このピンは外部ホスト CPU からマニュアルでデータを変調するこ
とができます。内部 TX register が有効な場合、High にしなければなりません。内部受信 FIFO を使用する場合、FIFO
を選択するためにこのピンを Low にしなければなりません。読込および書込を行う時、このピンは内部レジスタの選
択に使用します。
データ出力－内部の FIFO を使用しない場合、このピンはピン 7（リカバリクロック）と共にデータを受信するのに使わ
れます。
FIFO 選択－FIFO を読込む時、このピンで FIFO を選択すると、次のクロックで最初のビットが現れます。７番ピンと共
に使用してください。
7
CR/FINT/FCAP
リカバリクロック出力－デジタルフィルタを使用（”Baseband Filter Register”,Bit[4]）し、FIFO が無効（”Configuration
Register”,Bit[6]）の時、このピンは到来するデータからリカバリクロックを出力します。
FIFO INT－内部 FIFO が有効（”Configuration Register”Bit6）の時、このピンは FIFO があらかじめプログラムされた制
限値（”FIFO Configuration Register”,Bit[7～4]）まで一杯になると、FIFO Full 割込表示として機能します。
外部データフィルタコンデンサ－アナログフィルタを使用する時（”Baseband Filter Register”,Bit[4]）、このピンはホスト
CPU がデータリカバリとして使用する未処理のベースバンドデータとなります。外部コンデンサは、内部の 10kΩの直
列抵抗で簡単なローパスフィルタを構成します。コンデンサの容量は最大データレートが 256kbps になるように選択し
てください。
8
ClkOut
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オプションのホスト CPU のクロック出力です。
3
9
Xtal/Ref
水晶振動子－10MHz シリーズの水晶振動子または外部基準発振器と接続します。外付部品を少なくするために、回
路には負荷コンデンサ（”Configuration Register”を参照）を内蔵しています。水晶振動子は PLL 回路の基準と共に、
局部発振周波数を発振します。製品の誤差（バラツキ）、温度ドリフト、経年劣化に対して要求される精度は局部発振
周波数の最大許容エラーによって決まります。しかしながら、周波数エラーが少ない場合は、負荷コンデンサの容量
を変更することで、正しい周波数に水晶振動子を補正することができます。
外部基準－発振器のような外部基準回路を基準源として接続してください。0.01μF のコンデンサを通して接続してく
ださい。
10
nRESET
リセット出力（電源起動後 100msec）リセット出力後はアクティブ Low（内部プルアップ）のデバイスリセット入力。
11
GND
SYSTEM GND。
12
RF_P
RF diff I/O（アンテナ接続）。
13
RF_N
RF diff I/O（アンテナ接続）。
14
VDD
電源電圧。
15
RSSIA
アナログ RSSI 出力－アナログ RSSI は、実際に受信した信号の強度を測定する時に使用します。応答時間とセット時
間は外部フィルタコンデンサに依存します。ほとんどのアプリケーションは通常 1000pF のコンデンサで最適な応答時
間になります。
16
nINT/DDet
nINT－このピンはチップへのアクティブ LOW の外部割込入力として設定できます。ピンの論理が’0’になると、nIRQ
ピン（5）が固定となり、外部 CPU に割込を知らせます。”Status Register”の最初の 6 ビットを読込むと、割込のソース
を知ることができます。このピンはスリープモードからの復帰信号としても使用することができます。
Valid Data Detector 出力－このピンは同期パターン認識回路がデータの到来を表示した時に、Valid Data を表示す
るように設定できます。
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4
２．機能的な説明
TRC101 は、低消費電力、チャンネル変更の容易さ、ゼロ IF、315、433、868、916MHz バンドで運用可能なマルチチャンネル FSＫトラン
シーバです。すべての RF 機能とベースバンド機能を完全に内蔵していますので、基準発振源として 1 つの 10MHz の水晶振動子と外部
の低価格 CPU だけが必要になります。
以下の機能を含みます：
・
PLL シンセサイザ
・
パワーアンプ
・
ＬＮＡ
・
I/Q 混合器
・
I/Q 復調器
・
ベースバンドフィルタ
・
ベースバンドアンプ
・
RSSI
・
ローバッテリー検知器
・
起動タイマー／Duty cycle モード
・
有効データ検知／データ品質
TRC101 は FCC の必要条件を満足する周波数ホッピングスペクトラム拡散(FHSS)のアプリケーションには理想的です。低価格の CPU
を使うだけで完全なデータリンクを実現することができます。また、TRC101 は、全体の消費電流を減らしてバッテリー寿命を延ばすため
に、いくつかのスリープモードを内蔵しています。そのため、一般的なリチウムコイン電池で動作させるアプリケーションには最適です。
２．１ TRC101 の一般的なアプリケーション回路
図１．一般的なアプリケーション回路
ＲＦ送信のマッチング
RF ピンはハイインピーダンスの差動出力です。各周波数バンドでの RF ポートに対する最適な差動負荷は表１の通りです。
表 1．
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TRC101
アドミタンス
インピーダンス（Ω）
Ｌ
315MHz
1.5e-3 － j5.14e-3
52+j179
98nH
433MHz
1.4e-3 － j7.1e-3
27+j136
52nH
868MHz
2e-3 － j1.5e-2
8.7+j66
12.5nH
916MHz
2.2e-3 － j1.55e-2
9+j63
11.2nH
5
RF ポートピンのこれらの値は、最大送信出力ためのアンテナ負荷として働きます。アンテナはダイポールアンテナ、折り返しダイポール
アンテナ、ループアンテナが理想的です。すべての送信アンテナのアプリケーションにおいて、RF 出力はオープンコレクタタイプなので、
バイアスまたはチョークインダクタが必要になります。
また TRC101 は、図 1 のマッチング回路を使ったモノポールアンテナの場合も、50Ω負荷のシングル出力で動作させることができます。
バランを使うことによって最適なパワー伝送が得られますが、図 1 のマッチング回路を使うとディスクリート部品を使って最適化でき、バラ
ンを使用するよりもコストを下げることができます。各バンドでの 50Ωの負荷に対するマッチング部品の値は表２の通りです。
表 2．
315MHｚ
433 MHｚ
868 MHｚ
916 MHｚ
C1
6.8pF
5.1pF
2.7pF
2.7pF
C2
3.9pF
2.7pF
1.2pF
1.2pF
C4
0.1μF
0.1μF
0.1μF
0.1μF
C7
100pF
100pF
100pF
100pF
L1
56nH
33nH
8.2nH
8.2nH
L2
390nH
390nH
100nH
100nH
L3
68nH
47nH
22nH
22nH
アンテナ設計のポイント
TRC101 はダイポールアンテナやループアンテナのような差動出力を駆動するように設計されています。ループアンテナは小型化が要
求されるアプリケーションには最適です。ダイポールアンテナはコンパクトデザインに対しては一般的に魅力的なオプションではありませ
ん。それは、効率的なアンテナにするためにはグランドプレーンからの距離が必要であり、マッチングのためにはサイズが必要だからで
す。モノポールアンテナはバランを追加するか、または、図 1 のマッチング回路を使用することもできます。
プリント基板レイアウトについて
プリント基板のレイアウトは大変重要です。送信、受信の性能を最適化するために、できる限り RF ピンの配線を短くしなければなりま
せん。0402 や 0603 のような小型表面実装部品を使えば、RF ポートをコンパクトに抑えるだけでなく、最高の性能を得ることができます。
すべての RF 部の配線は直接かつ短くしてください。原則として 0.1 インチの配線長ごとに 1nH の直列インダクタンスが加わります。
水晶の負荷容量に寄生容量が加わるように、水晶発振器もまた配線長の影響を受けます。この影響を最小にするには、水晶振動子
をできるだけ IC に近づけ、すべての配線を短くかつ直接接続してください。これで、浮遊容量による「周波数の引き込み」の効果を最小限
にし、水晶発振回路の適正な負荷調整としてＩＣ内部の負荷コンデンサがより効果的になります。
外部 CPU を使う場合、TRC101 は外部 CPU へクロック信号を供給します。この機能は内蔵機能ではありますが、クロック信号の配線を
長くすると、不要輻射や干渉の原因となります。このような現象は、送信機に高周波や不要な変調を加えた場合と同じように、受信性能
を低下させます。クロックとの接続をできる限り短くし、クロック線は必要に応じて GND パターンで囲んでください。これはクロック信号の配
線が長いことによる不要輻射やクロストークを減らすのに役立ちます。
良質な電源のバイパスもまた重要です。プリント基板に電源が印加されるポイントに、大容量のデカップリングコンデンサを入れる必要
があります。RF ポートのバイアス点のようなチップの各電源部には小容量のデカップリングコンデンサを入れる必要があります。バイパ
スが良くないと、RF 部にカップリングしたノイズやスプリアス信号が原因となった干渉を引き起こし、性能をかなり低下させます。
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6
部品搭載図
上面
底面
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３．TRC101 の機能的な特長
図 2．機能ブロック図
入力／出力アンプ
出力パワーアンプは、オープンコレクタの差動出力です。ループアンテナやダイポールアンテナを直接駆動可能で、出力電力のプログ
ラムができます。また、正しいマッチングでモノポールアンテナの駆動も可能です。パワーアンプには自動アンテナ調整回路が組み込ま
れており、生産時の手動調整や「手の反射」によるオフセットの影響を避けることができます。
パワーアンプに関係する”Register”：
・”Power Management Register”
・”Transmit Configuration Register”
受信機の入力 LNA はゲイン選択（0dB、-6dB、-14dB、-20dB）ができ、強い干渉波のある環境で役立ちます。LNA は差動入力インピー
ダンスが 250Ωですので、50Ωの機器と接続する場合にはマッチング回路が必要になります。
LNA に関係する”Register”：
・”Power Management Register”
・”Receiver Control Register”
ベースバンドデータとフィルタ
ベースバンド受信機は広範囲にわたるアプリケーションに対してデータリンクを最適化するために、いくつかのプログラム可能なオプシ
ョンがあります。
プログラム可能な機能：
・受信帯域幅
・受信データレート
・ベースバンドアナログフィルタ
・ベースバンドデジタルフィルタ
・クロックリカバリ（ＣＲ）
・受信 FIFO
・データ品質検知器
・有効データ検知器
受信帯域幅は、様々な FSK 変調周波数偏位に対応できるように 67kHz～400kHz までプログラム可能です。周波数偏位は送信機に関
することとして知られていますが、最良の結果を得るには送信 FSK 周波数偏位の少なくとも 2 倍の帯域幅が必要になります。
受信データレートは 337bps～344kbps までプログラム可能です。受信データレートを設定した時、内部プリスケーラは分解能を向上す
るために必要です。プリスケーラはオプションで、”Data Rate Setup Register”によって無効となります。
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8
ベースバンドフィルタは、アナログフィルタとデジタルフィルタの選択が可能です。アナログフィルタは簡単な RC ローパスフィルタです。
外部コンデンサは実際のデータレートに応じて選定してください。
TRC101 は RC ローパスネットワークを構成する直列の 10kΩ抵抗を内蔵しています。アナログフィルタを選択すると最大 256kbps のデ
ータレートが可能です。デジタルフィルタはデータレートの 29 倍のクロック周波数を使います。このモードでは、クロックリカバリ（CR）回路
は、外部 CPU が使っているデータをリカバリするのに必要な同期クロック源として使われます。CR 回路には高速モード、低速モード、自
動モードの 3 つの動作モードがあり、”Baseband Filter Register“で設定します。CR 回路は到来するデータのプリアンブルをサンプリング
することで動作します。プリアンブルはきちんとデータタイミングがわかるように CR 回路で一連の’1’と‘0’で構成されたものでなければな
りません。低速モードでは CR 回路はより多くのサンプリング(12～16 ビット)が必要です。このため、ロックするまでに長いセット時間が必
要になります。高速モードでは CR 回路はロックするまでの時間が短いので、わずかなサンプリング（6～8 ビット）でよく、タイミングの正確
さは重要にはなりません。自動モードでは CR 回路はより少ないサンプリングで大まかなタイミングを得るために、はじめは高速モードで
スタートし、ロック後に低速モードに移行します。CR の更なる詳細及びデータレートクロックは”Baseband Filter Register“で設定されます。
CR はデジタルフィルタとデータレートクロックだけに使われます。アナログフィルタを構成する場合 CR は使用しません。
Transmit Register
“Transmit Register”は 1 つの 16 ビットのシフトレジスタを形成するために、2 つの 8 ビットシフトレジスタを直列に構成しています。パワ
ーオンリセット時、Register は”AAh”の値で埋められています。実際のデータを送る前にプリアンブルを生成するのに使うことができます
が、送信レジスタを再び有効にした場合にはこの値はリロードされません。送信機が”Power Management Register”によって有効にされ
た時、直ちに送信を始め、”Transmit Register”の値を送信しはじめます。もし、Register に何も書かれていない時にはデフォルト値であ
る”AAh”を送信します。
次のデータバイトは”Transmit Register”の SDO ピンの論理’1’をモニタするか、nIRQ ピンからの割込を待ち受けすることによって SPI
バスを経由して読み込むことができます。データが”Transmit Register”から読み込まれた後に、CPU は送信機が無効になるまで次の割
り込みまで待つか、Register に残ったデータを破棄しなければなりません。読み込まれたデータの最後にはオール’0’のダミーバイトを挿
入することをお奨めします。
受信 FIFO
受信 FIFO は 1 つの 16 ビットレジスタとして構成されています。FIFO はあらかじめ定義した数のビットを受信した後に割込を発生するよ
うに設定ができます。スレッショルドは 1～16 ビット（0～15）でプログラム可能です。外部ホスト CPU が FIFO 読込みを実行するセットアッ
プ時間を考慮して、少なくとも register の長さの半分（8 ビット）以上にセットすることをお奨めします。FIFO 読込みのクロック（SCK）は水晶
振動子の周波数の 1/4 または 2.5MHz（10MHz の基準水晶振動子使用時）以下にしなければなりません。
有効なデータを認識した時のみ、受信 FIFO がシフトを始めるように設定できます。TRC101 は到来するデータの中に特定のパターンを
監視する同期パターン検知機能を持っています。特定のパターンを検知すると、その後に続くあらゆるデータを格納し始めます。同時に、
もし 16 番ピンが有効データ表示を出力（”Receiver Control Register”を参照）するように設定した場合、このピンは High レベルになり有効
データを知らせます。ホスト CPU を起動させたり、データを受け取る準備をさせたりするのに使用することができます。内部の同期パター
ンは”2DD4h”に固定されています。
同期パターンを使用する時の受信パケット構成：
プリアンブル 0xAA
プリアンブル 0xAA
同期バイト 0x2D
同期バイト 0xD4
データ[N]
データ[N+1]
データ[N+2]
同期パターンを使用するしないにかかわらずパケットを送信する場合、常に 1-0-1-0-1 のような’1’と’0’が交互に連続したプリアンブ
ルを始めに付加しなければなりません。これは 0xAA または 0x55 の送信に相当します。プリアンブルは 1byte（高速 CR ロック時）または
2byte（低速 CR ロック時）になります。プリアンブルに続く 2byte は同期パターンにしなければなりません。この場合、2 番目の同期バイト
（0xD4）後、ただちにデータストレージを始めます。その後の byte はすべてデータとしてみなされます。
FIFO は nFSEL ピン(6 番)を’Low’にするだけで SDO ピンから読出すことができます。nFSEL ピン(6)で、次の SPI クロックから FIFO の
読込みとデータの読出しを選択します。FINT ピン（7）は最後のビットが読み出されるまでアクティブ（論理’1’）になり、その後 Low レベル
になります。また、このピンは有効データを監視するのにも使えます。FIFO で受信したいくつかのビットが、あらかじめプログラムした制限
と一致した場合、上記のようにこのピンがアクティブ（論理’1’）になり、最後のビットが読み出されるまで保持します。FIFO 読み込みの代
替手段として SPI バスの”Status Register”を読み込む方法があります。ただし、FIFO ビットがバス上に現れる前に、全ての割り込みとス
テータスビットを読み込まなければならないという条件があります。おそらく、このことは大量のデータを受信する時に問題になると思われ
ます。最良の方法は SDO ピンと関連する FIFO 機能のピンを使用することです。
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自動周波数調整（AFA）
PLL には自動的に搬送周波数を微調整する機能があります。この機能により、受信機は送信と受信の周波数のオフセットを最小にす
ることができます。この機能は、”Automatic Frequency Adjustment Register”によって有効・無効の選択ができます。オフセットの範囲は
計算されたオフセット値としてプログラムできます。そして PLL の中の周波数コントロールワードに加えて徐々に搬送周波数を変えます。
IC は自動で調整を実行するか、ストローブ信号によってマニュアル調整するかをプログラムできます。
この機能には下記のような長所があります。
・安価で精度の低い水晶が使用可能
・受信帯域幅を狭くして受信感度の向上
・高データレートを達成
水晶発振器
TRC101 は 10MHz の基準と内部負荷コンデンサを備えた水晶発振器回路を内蔵しています。このことにより周辺部品を極端に減らす
ことができます。内部の負荷容量は 0.5pF ステップで 8.5pF～16pF のプログラムが可能です。このことは多くの異なるメーカの、異なる負
荷容量の水晶振動子に幅広く対応できるという長所があります。水晶振動子は PLL の基準であり、負荷容量を変更することで、搬送周
波数を微調整することができます。
また、外部CPUを動作する外部クロック信号も備えています。これが、CPU用の外部水晶振動子が不要になり、周辺部品を減らすこと
ができます。クロック周波数は、8種類のあらかじめ定義された周波数（各々が10MHzの基準発振水晶であらかじめ定められた値）でプロ
グラムが可能です。これらの値は”Battery Detect Threshold and Clock Output Register” を通してプログラム可能です。内部クロッ
ク発振器が無効になると、ホストCPUへの出力クロック信号も無効になります。発振器が無効になると、クロック出力を停止する前にＩＣか
ら196クロックサイクルを出力します。それは、スリープモードになる前にホストCPUが各機能の設定を終えるためです。チップをスリープ
モードにする時にはクロック出力を無効にしなければなりません。
周波数制御（PLL）と周波数シンセサイザ
PLL シンセサイザは動作周波数の核になります。各バンドの搬送周波数や微調整に必要なすべての機能はプログラム可能で、完全に
集積化されています。PLL が必要なのはたった一つの 10MHz の基準水晶振動子だけです。RF の安定性は、アプリケーションを満足する
ために特別な仕様の水晶振動子を選択することでコントロールされます。この方法で、設計者は性能に応じて柔軟に対応できます。
PLL は温度や動作電圧の変化をマニュアルまたは自動で補正ができます。周波数を変更した時には再調整を行う必要があります。一
旦シンセサイザを無効にした後、”Power Management Register”を通して再び有効にすることで再調整ができます。
PLL に関係する Register：
・Power Management Register
・Configuration Register
・Frequency Setting Register
・Automatic Frequency Adjust Register
・Transmit Configuration Register
データ品質検知器（Data Quality Detector）
データ品質検知（DQD）は TRC101 の特徴的な機能です。DQD 回路はあらかじめフィルタリングされて到来したデータを見て、一定期間
のノイズによるスパイク数を数え、リンクの品質を知ることができます。このパラメータは”Data Filter Command Register”によってプログラ
ム可能です。DQD のカウントスレッショルドは 0～7 までプログラム可能です。カウント数が多くなるとデータリンクの品質がより低くなりま
す。データストリーム内のノイズスパイクが多くなると、データと同様にクロック情報をリカバリするのが難しくなります。
有効データ検知器（Valid Data Detector）
DDETはデータ品質検知（DQD）の拡張機能です。到来したデータを検知した時、DQD信号、クロックリカバリロック信号、デジタルRSSI
を使い、到来したデータが有効かどうか決定します。DDETはExpectedデータレートから有効データへの移行を求めます。要求するデータ
レートと有効データを受け入れる基準はSPIポートを通じてプログラムすることができます。内部の受信FIFOまたはベースバンドデータを
得るための外部ピンのどちらも使用していない時にDDET信号は有効になります。DDETには低速、中速、高速の3つの動作モードがあり
ます。各々のモードはどんな信号なのかに依存しますが、パケットデータの始めに到来するプリアンブルのビット数のように有効データを
決定します。DDETはコンパレータから出力する生データまたは、あらかじめセットしたデータレートとデータ品質の範囲だけを受け入れる
ように設定する時にはユーザーによって無効にできます。有効データがなければCPUが起動しないので、DDETはバッテリーパワーとホ
ストCPUの動作時間を抑えることができます。有効データの設定についての詳細な説明は”Receiver Control Register”を参照してくだ
さい。
Rev14
10
受信電界強度表示（RSSI）
TRC101 にはアナログ RSSI、デジタル RSSI が用意されています。デジタル RSSI のスレッショルドは”Receiver Control Register”を通
じてプログラムでき、”Status Register”だけで確認ができます。到来する信号がプログラムされたスレッショルドより強かった時、”Status
Register”内のデジタル RSSI Bit がセットされます。
アナログ RSSI は外部ピン（15 番）を通して利用できます。このピンはセトリング時間をセットするのに外部コンデンサが必要です。アナ
ログ RSSI は OOK/ASK 変調データをリカバリするのにも使用できます。RSSI レベルは-100dBm～-55dBm の入力信号レベルで直線的に
なります。外部コンデンサの容量が、受信された ASK データレートをコントロールします。コンデンサの容量を小さくすると、振幅は犠牲に
なりますが、より速いデータをリカバリすることができます。高感度コンパレータをピン（15 番）に使うと良い結果が得られます。
OOK/ASK 信号伝達
RSSI は、OOK/ASK 信号のリカバリを行うことができます。それには RSSI 出力と容量結合された外部コンパレータを使用します。一般
的に ASK 信号が強い場合や近距離の状態では、オートマチックゲインコントロール（AGC）を使い飽和した RSSI 入力信号レベルを減衰さ
せます。TRC101 には AGC オプションがありませんが、受信機の LNA ゲインはプログラムが可能です。信号レベルが飽和状態であるか
どうかテストするために、出力 RSSI 信号レベルのサンプルを行います。もし、飽和状態が確認された場合、RSSI 出力信号レベルを RSSI
偏位の範囲に収まるまで、LNA ゲインを使って減衰させることができます。
Rev14
11
ウェイクアップモード
TRC101 は非常に低消費電流(1.5μA: typical)のウェイクアップタイマ機能を内蔵しており、1ms から数日までプログラムできます。スリ
ープモード時でも、スタートアップ時と 30 秒ごとに水晶の補正が行われます。もし、発振回路が無効の場合、補正回路を一時的に ON し
て、正確なタイミングを維持するために補正を行い、再びスリープモードに戻ります。また、TRC101 にはウェイクアップタイマとは別に、他
のパワーセービングモードも内蔵しています。
アクティブモードへ復帰するイベント：
・
nINT ピン（16 番）が論理’0’の時
・
電源電圧低下を検知した時
・
FIFO が一杯になった時
・
SPI から要求があった時
これらのいずれかのウェイクアップイベントが起きた時（ウェイクアップタイマも含む）、TRC101 はホスト CPU へのウェイクアップ信号とし
て nIRQ ピン（5 番）を外部割込みとして使うことができます。割り込みソースは SPI バス上の”Status Register”から読み出すことができま
す。
Duty Cycle モード
”Duty Cycle Register”は受信機の平均消費電流を減らすためにウェイクアップタイマと共に使うことができます。ウェイクアップタイマ
が IC をスリープモードから復帰させた時、受信機は信号があるかどうかのサンプリングを短い時間 ON し、その後スリープに戻る一連の
動作を繰り返すように”Duty Cycle Register”を設定することができます。詳細は Duty Cycle レジスタを参照してください。このモードを動
作させるには、受信機を無効（”Power Management Register”の RXEN bit7 をクリア）にし、ウェイクアップタイマを有効（”Power
Management Register”の WKUPEN bit1 をセット）にしなければなりません。図 6 は Duty Cycle モードのタイミングです。
Duty Cycle（ Twake周期の％）
水晶発信器セットアップ＆シンセサイザロック
水晶発信器セットアップ＆シンセサイザロック
水晶発信器
シンセサイザ
ウェイクアップ周期
Twake周期
受信
受信
アクティブ
受信
アクティブ
図 6．Duty Cycle モードタイミング
ローバッテリー検知器
内蔵されているローバッテリー検知器は、プログラムされた値に対して電源電圧を監視します。電源電圧がプログラムされた値以下に
なった時、割込を発生します。検出回路は 50mV のヒステリシスを持っています。
Rev14
12
SPI インターフェース
TRC101 は、ほとんどすべての SPI デバイスと互換性のある標準的な SPI バスを装備しています。ＩＣのすべての機能と状態は SPI バ
スを通じてアクセスすることができます。標準的な SPI デバイスはバイト（8 ビット）単位の書き込みに設定されています。TRC101 はワード
（16 ビット）単位の書き込みを行っていますので、nCS ピン(3)は 16 ビット中 Low レベルにしなければなりません。SPI バスの最大クロック
は 20MHz です。
記号
特性
最小値[ns]
tCH
クロック high 時間
25
tCL
クロック low 時間
25
tSS
セットアップ選択時間（nSEL 立下りから SCK 立上りまで）
10
tSH
ホールド選択時間（SCK 立下りから nSEL 立上りまで）
10
tSHI
High 選択時間
25
tDS
データセットアップ時間（SDI 変化から SCK 立上りまで）
5
tDH
データホールド時間（SCK 立上りから SDI 変化まで）
5
tDD
データ遅延時間
10
タイミング図
tSHI
tSS
nCS
tCH
tCL
tSH
tDD
SCK
tDS
tDH
SDI
BIT15
SDO
FFIT
BIT14
FFOV
BIT13
BIT8
CRL
BIT7
ATS
BIT1
OFFS(0)
BIT0
FIFOOUT
図 3．SPI インターフェースタイミング
Rev14
13
４．”Control and Configuration Register” コントロールと設定レジスタ
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
POR
Value
GDQD
CRLK
OFF3
OFF2
OFF1
OFF0
-
STATUS
FIFTX/RX
POR FIFOV/UR WKINT INTRST
LB
FIFEMP RSSI/AT
CONFIG
1
0
0
0
0
0
0
0
DATEN
FIFEN
BAND1
BAND0
CAP3
CAP2
CAP1
CAP0
8008h
ATA
1
1
0
0
0
1
0
0
AUTO1 AUTO0
RNG1
RNG0
STRB
ACCF
OFFEN
AFEN
C4F7h
TX CONFIG
1
0
0
1
1
0
0
MODP
DEV1
DEV0
0
PWR2
PWR1
PWR0
9800h
DEV3
DEV2
ATATGL OFFSGN
TX REG
1
0
1
1
1
0
0
0
TX7
TX6
TX5
TX4
TX3
TX2
TX1
TX0
B8AAh
FREQ SET
1
0
1
0
Freq11
Freq10
Freq9
Freq8
Freq7
Freq6
Freq5
Freq4
Freq3
Freq2
Freq1
Freq0
A680h
RECV CTRL
1
0
0
1
0
INT/VDI
VDIR1
VDIR0
BB2
BB2
BB0
GAIN1
GAIN0
RSSI2
RSSI1
RSSI0
9080h
BASEBAND
1
1
0
0
0
0
1
0
CRLK
CRLC
1
FILT
1
DQLVL2
DQLVL1
FIFO READ
1
0
1
1
0
0
0
0
RX7
RX6
RX5
RX4
RX3
RX2
RX1
RX0
B000h
1
1
0
0
1
0
1
0
FINT3
FINT2
FINT1
FINT0
0
FIFST
FILLEN
RSTEN
CA80h
1
1
0
0
0
1
1
0
PRE
BITR6
BITR5
BITR4
BITR3
BITR2
BITR1
BITR0
C623h
1
0
0
0
0
0
1
0
RXEN
BBEN
TXEN
SYNEN
OSCEN
LBDEN
WKUPEN
CLKEN
8208h
1
1
1
R4
R3
R2
R1
R0
MUL7
MUL6
MUL5
MUL4
MUL3
MUL2
MUL1
MUL0
E196h
1
1
0
0
1
0
0
0
DC6
DC5
DC4
DC3
DC2
DC1
DC0
DCEN
C80Eh
1
1
0
0
0
0
0
0
CLK2
CLK1
CLK0
LBD4
LBD3
LBD2
LBD1
LBD0
C000h
FIFO/RESET
CONFIG
DATA RATE
SET
POWER
MANAGEMENT
WAKE-UP
PERIOD
DUTY CYCLE
SET
BATT DETECT
Rev14
DQLVL0 C22Ch
14
“Status Register” ステータスレジスタ（Read Only）
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
FIFTXRX
POR
FIFOV/UR
WKINT
INTRST
LB
FIFEMP
RSSI/AT
GDQD
CRLCK
AFATGL
OFFSGN
OFF3
OFF2
OFF1
OFF0
“Status Register”は下記をフィードバックします：
・
FIFO ready/full／empty／under run／overwrite
・
POR
・
割り込み状態
・
バッテリー低下
・
良いデータ品質
・
デジタル RSSI 信号レベル
・
クロックリカバリ
・
周波数オフセット値と符号（＋／－）
・
AFA
注：“Status Register”読み込みコマンドは論理’0’から始まります。一方、他のすべての Register は論理’1’から始まります。
Bit[15]：FIFTXRX －この Bit がセットされた時、”Transmit Register”が送信するための次のバイトデータを受け取る準備ができている状態（送信モード
時）、または、受信 FIFO があらかじめプログラムした制限値になった（受信モード時）状態であることを示します。この Bit は多重通
信で、送信モードなのか受信モードなのかによって変わります。（FIFO を読込むとクリアされます）
Bit [14]：POR －この Bit がセットされた時、パワーオンリセットが起きたことを示します。（”Status Reg”を読込むとクリアされます）
Bit [13]：FIFOV/UR －この Bit がセットされた時、”Transmit Register”がアンダーランまたは Register が上書き（送信モード時）または、受信 FIFO がオ
ーバーフロー（受信モード時）状態であることを示します。（”Status Reg”を読込むとクリアされます）
Bit [12]：WKINT －この Bit がセットされた時、ウェイクアップタイマがオーバーフロー状態であること示します。（”Status Reg”を読込むとクリアされます）
Bit [11]：INTRST －この Bit がセットされた時、割込ピン（16 番ピン）の論理レベルが High から Low に変化したことを示します。（”Status Reg”読込むと
クリアされます）
Bit [10]：LB －この Bit がセットされた時、電源電圧があらかじめプログラムした制限値より低くなったことを示します。”Battery Detect Threshold and
Clock Output Register”を参照してください。
Bit [9]：FIFEMP －この Bit がセットされた時、受信 FIFO が空の状態であることを示します。
Bit [8]：RSSI(Rx) －受信モードでこの Bit がセットされた時、この Bit は到来した RF 信号があらかじめプログラムしたデジタル RSSI 制限値より高いこと
を示します。
AT(TX) －送信モードの時、この Bit はアンテナチューニング回路が十分に強い RF 信号を検知したことを示します。
Bit[7]：GDQD －この Bit がセットされた時、良いデータ品質状態であることを示します。
Bit[6]：CRLCK －この Bit がセットされた時、クロックリカバリがロックされた状態であることを示します。
Bit[5]：AFATGL －それぞれの AFC サイクルで、このビットが論理’1’と論理’0’の間で切り換わります。
Bit[4]：OFFSGN －受信した周波数が IC の周波数より高いのか（論理’1’）低いのか（論理’0’）を示します。
Bit[3～0]：OFF[3～0] －周波数コントロールワード（内部 PLL データ）にオフセット値が加えられます。正確な値を得るには、読込み中は AFA レジスタ
（Bit 0）の”ATEN”Bit をクリアし AFA を無効にしなければなりません。
“Status Register”を読むために、’0’に初期化して、SDO ラインの残りのビットを読み込んでください。TRC101 がコマンドとステータスを認識するため
に、全ての他のコマンドは’1’で始めます。タイミングについては図４を参照してください。
ステータス読込み
nCS
SCK
15
14
13
12
11
10
9
8
7
6
5
3
2
1
0
OFF3
OFF2
OFF1
OFF0
4
15
14
13
SDI
割込ビット
SDO
FIFOIT
POR
FIFOV FIFINT EXINT
ステータスビット
LB
FIFEMP RSSI
GDQD CRLCK AFATGL
OFFSGN
FIFOビット
DAT[N] DAT[N+1] DAT[N+2] DAT[N+3]
図 4．ステータス読み込みタイミング
Rev14
15
“Configuration Register” 設定レジスタ [POR=8008h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
0
0
0
0
0
0
DATEN
FIFEN
BAND1
BAND0
CAP3
CAP2
CAP1
CAP0
“Configuration Register”は下記を設定します：
・
内部 Data Register
・
内部 FIFO
・
使用周波数バンド
・
水晶の負荷容量
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより
“Configuration Register”であることを認識します。
Bit[7] － TX Data Register 有効：この Bit をセットした時、内部 TX Data Register を有効にします。もし、内部 TX Data Register を使う場合には、
DATA/nFSEL ピン（6 番）を”High”にしなければなりません。
Bit[6] － FIFO 有効：この Bit をセットした時、内部データ FIFO を有効にします。もしデータ FIFO が有効の場合、DATA/nFSEL ピン（6 番）を”Low”にしな
ければなりません。FIFO は受信時にデータを格納するのに使われます。もし FIFO がこの Bit をクリアして使わない場合、6 番ピン（データ）と 7
番ピン（リカバリクロック）はデータを受信するのに使います。
Bit[5～4] －バンド選択：これらの Bit は周波数バンドをセットするのに使います。4 つバンドをサポートしています。バンド構成は下表３を参照してくださ
い。
表 3．
周波数バンド
BAND1
BAND0
315MHz
0
0
433MHz
0
1
868MHz
1
0
916MHz
1
1
Bit[3～0] －負荷容量選択：これらの Bit は基準水晶振動子の負荷容量を設定します。内部の負荷容量は 8.5pF～16pF で 0.5pF ステップの設定ができ、
販売されている様々な仕様の水晶振動子に対応できるだけでなく、基準周波数を調整し、プリント基板の配置によって生じる浮遊容量を補
正することができます。負荷容量の設定については下表４を参照ください。
表 4．
Rev14
CAP3
CAP2
CAP1
CAP0
水晶の静電容量
0
0
0
0
8.5
0
0
0
1
9
0
0
1
0
9.5
0
0
1
1
10
0
1
0
0
10.5
0
1
0
1
11
0
1
1
0
11.5
0
1
1
1
12
1
0
0
0
12.5
1
0
0
1
13
1
0
1
0
13.5
1
0
1
1
14
1
1
0
0
14.5
1
1
0
1
15
1
1
1
0
15.5
1
1
1
1
16
16
“Automatic Frequency Adjust Register” 自動周波数調整レジスタ [POR=C4F7h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
1
0
0
0
1
0
0
AUTO1
AUTO0
RNG1
RNG0
STRB
ACCF
OFFEN
AFEN
AFA（Automatic Frequency Adjust） Register 構成：
・
マニュアルまたは自動での周波数オフセット調整
・
オフセット値の計算と”Status Register”への書き込み
・
周波数オフセットの微調整
最適な接続を行うために、AFA（自動周波数調整）Register は周波数の調整範囲のコントロールと設定、送信機と受信機の周波数ロックを維持するため
のモードの制御と設定をします。AFA はサンプルを開始するためのストローブ信号を自ら出すことによって外部 CPU からマニュアルでコントロールするか、
周波数調整を開始するために有効データ検知（VDI）信号を使う自動動作として設定します。VDI がアクティブの時、AFA 回路はサンプルを実行し、自動的
にオフセットレジスタを更新します。AFA の実行時間は、”Baseband Filter Register”のクロックリカバリ（CR）Bit によって設定します。また、AFA も送信周波
数と受信周波数のオフセットを計算します。このオフセット値は”Status Register”に含まれ、正確で良いオフセット精度のレポートを確保するためには、
AFA はステータスの読み込みをしている間は無効にしなければなりません。
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより”Automatic
Frequency Adjust Register”であることを認識します。
Bit[7～6] －モード選択：これらの Bit は自動で動作させるのかマニュアルで動作させるのかを選択します。マニュアル動作に設定すると、ストローブ信
号（Bit[3]を参照）が Register に書き込まれた時に TRC101 はサンプリングします。４つの動作モードがあります。設定は下表５を参照くださ
い。
表 5．
自動オフセットモード
AUTO1
AUTO2
モード OFF
0
0
電源起動後１度だけ実行
0
1
受信時のみオフセットを保持
1
0
VDI 状態にかかわらずオフセット保持
1
1
モード(0,1) －回路はパワーアップ後一度だけ測定します。
モード(1,0) －有効データ検出（VDI）ピンが Low の時、受信状態が良好でないことを示し、”Offset Register”が自動的にクリアされます。いくつかの異な
る送信機から非常に近い周波数で受信する時に、受信機が異なる送信機からのそれぞれの送信ごとにオフセットを受信機で調整したい
場合にはこの設定を使ってください。
モード(1,1) －この設定は一つの送信機から受信する場合にもっともよく使われます。調整されたオフセット値は VDI 信号の状態とは独立して保持され
ます。一度リンクの調整がされれば、ユーザーによってマニュアルに切り換えることもできます。
Rev14
17
“Automatic Frequency Adjust Register”（つづき）
Bit[5～4] －許容オフセット周波数：これらの Bit は送信周波数と受信周波数間の許容されるオフセット量を選択します。許容範囲は下表６のように指定
することができます。
表 6．
周波数オフセット範囲
RNG1
RNG0
制限無し
0
0
+15×fres/-16×fres
0
1
+7×fres/-8×fres
1
0
+3×fres/-4×fres
1
1
下記が各周波数バンドの調整分解能です：
fres:
315MHz バンド＝ 2.5kHz
433MHz バンド＝ 2.5kHz
868MHz バンド＝
5kHz
916MHz バンド＝ 7.5kHz
Bit[3] －マニュアル周波数調整ストローブ：この Bit はマニュアル周波数調整のサンプリングを開始するストローブ信号です。この Bit をセットした時、受
信された信号のサンプルは受信機の LO 信号と比較され、オフセットが計算されます。もし有効にされた場合、この値は”Offset Register”
（Bit[1]を参照）に書き込まれ、PLL の周波数コントロールワードに加えられます。この Bit は他のサンプルを開始する前にリセットされなければ
なりません。
Bit[2] －高精度（ファイン）モード：この Bit をセットした時、周波数調整モードを高精度に切り換えます。このモードでは、処理時間が通常モードの２倍か
かりますが、測定値の不安定さはかなり少なくなります。
Bit[1] － “Frequency Offset Register”有効：この Bit をセットした時、要求された搬送周波数に調整を行うために PLL の周波数コントロールワードに加え
らたオフセットサンプルによって計算されたオフセット値を有効にします。
Bit[0] －オフセット周波数有効：この Bit をセットした時、このビットは TRC101 が自動周波数調整回路から取り込まれたサンプルによって計算されたオ
フセット周波数を有効にします。
Rev14
18
“Transmit Configuration Register” 送信設定レジスタ [POR=9800h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
1
0
0
1
1
0
0
MODP
DEV3
DEV2
Bit
Bit
Bit
Bit
Bit
Bit
5
4
3
2
1
0
DEV1
DEV0
0
PWR2
PWR1
PWR0
“Transmit Configuration Register”の構成：
・
変調極性
・
変調帯域幅
・
送信出力
Bit[15～9] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Transmit
Configuration Register”であることを認識します。
Bit[8] －変調極性：この Bit をクリアすると、論理’0’が搬送周波数より低く、また、論理’1’は搬送周波数より高くなります（正変調：positive deviation）。
この Bit をセットした時、論理’0’が搬送周波数より高く、論理’1’ は搬送周波数より低くなります（負変調：negative deviation）。
Bit[7～4] －変調帯域幅：これらの Bit は送信時の論理’1’と論理’0’の FSK 周波数偏位をセットします。周波数偏位は 15kHz から 240kHz まで 15kHz
ごとにプログラム可能です。周波数偏位の設定は下表 7 を参照してください。
表 7．
変調帯域幅
Hex
DEV3
DEV2
DEV1
DEV0
15kHz
0
0
0
0
0
30kHz
1
0
0
0
1
45kHz
2
0
0
1
0
60kHz
3
0
0
1
1
75kHz
4
0
1
0
0
90kHz
5
0
1
0
1
105kHz
6
0
1
1
0
120kHz
7
0
1
1
1
135kHz
8
1
0
0
0
150kHz
9
1
0
0
1
165kHz
A
1
0
1
0
180kHz
B
1
0
1
1
195kHz
C
1
1
0
0
210kHz
D
1
1
0
1
225kHz
E
1
1
1
0
240kHz
F
1
1
1
1
Bit[3] －未使用。論理’0’を書いてください。
Bit[2～0] －送信出力：これらの Bit は送信出力をセットします。送信出力は Max から-21dB まで-3dB ステップでプログラム可能です。送信出力の設定
は表 8 を参照してください。
表 8．
Rev14
出力パワー（相対値）
PWR2
PWR1
PWR0
Max
0
0
0
-3dB
0
0
1
-6dB
0
1
0
-9dB
0
1
1
-12dB
1
0
0
-15dB
1
0
1
-18dB
1
1
0
-21dB
1
1
1
19
“Transmit Register” 送信レジスタ [POR=B8AAh]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
1
1
1
0
0
0
TX7
TX6
TX5
TX4
TX3
TX2
TX1
TX0
“Transmit Register”は送信される 8 ビットを保持します。この機能を使うには”Configuration Register”の Bit[7]をセット（論理’1’）しなければなりません。
もし、Bit[7]をセットしない場合は、6 番ピンを使ってマニュアルでデータを変調しなければなりません。
Register の初期値は AAh になります。この初期値は”Power Management Register” (下記の図 5 を参照)の Bit[5]をセットすることによってプリアンブル
信号を送ることができます。この Bit をセットした時、ただちに送信がはじまり、初期値の AAh が送られます。SDO ピン(4)は Register（SDO は論理’1’）に次
のバイトのデータが書かれたことを監視するのに使うことができます。POR の値に関係なく、プリアンブルを含んだレジスタを書き込むことをお奨めいたし
ます。
初期設定
TXEN=0
Di
CLK
シリアルバスデータ
Di
シリアルバスクロック
CLK
8ビットシフトレジスタ
（デフォルト AAh）
Do
8ビットシフトレジスタ
（デフォルト AAh）
Do
送信データ
図５．ＴＸ Register の初期設定
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Transmit
Register”であることを認識します。
Bit[7～0] －送信バイト：送信するデータバイトはここに書き込みます。パワーアンプが使用可能になるとすぐにデータバイトが送信されます。SDO ピン
(4 番)はバイトデータがいつ送り終わったのか判断するのにモニタすることができます。
シーケンシャルバイトの書込み方法について（推奨）
送信レジスタは、データストリーム中は nCS ピン（3）を’Low’に保持することによって連続的にアクセスができます。nCS の立下りの最初はレジスタコマン
ドを発行しなければなりません。シーケンシャルバイトは、そのレジスタの後にコマンドバイトの再発行をせずに直接送信レジスタを読込みます。SDO ピン
（4）は次のバイトを書き込むのに“送信レジスタ Empty”フラグを使用します。図 6 はシーケンスのタイミングです。
nCS
SCK
SDI
コマンド
データバイト1
データバイト2
データバイト3
SDO
図６．シーケンシャルバイトの書込みタイミング
Rev14
20
“Frequency Setting Register” 周波数設定レジスタ [POR=A680h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
1
0
Freq11
Freq10
Freq9
Freq8
Freq7
Freq6
Freq5
Freq4
Freq3
Freq2
Freq1
Freq0
“Frequency Setting Register”は送信または受信のために選択されたバンド内で正確な周波数をセットします。それぞれのバンドには固定周波数または
周波数ホッピングで利用できる周波数範囲があります。それぞれのバンドで選択可能な周波数：
周波数バンド
最小(MHz)
最大(MHz)
周波数分解能
300MHz
310.24
319.75
2.5kHz
400MHz
430.24
439.75
2.5kHz
800MHz
860.48
879.51
5.0kHz
900MHz
900.72
929.27
7.5kHz
Bit[15～12] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより
“Frequency Setting Register”であることを認識します。
Bit[11～0] －周波数設定：これらの Bit は送信または受信の中心周波数をセットします。Bit[11～0]の値は 96～3903 の範囲の 10 進値にしなければな
りません。範囲外の値の場合は変更前の値が保持され、周波数の変更はされません。中心周波数 fc は下表９と下記方程式から計算しま
す：
FC=10×B1×(B0+fVAL/4000) MHz
wherefVAL= decimal value of Freq[11～0] = 96 < fVAL < 3903.
表9
Rev14
周波数バンド
B1
B0
315MHz
1
31
433MHz
1
43
868MHz
2
43
916MHz
3
30
21
“Receiver Control Register” 受信機制御レジスタ [POR=9080h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
0
1
0
INT/VDI
VDIR1
VDIR0
BB2
BB1
BB0
GAIN1
GAIN0
RSSI2
RSSI1
RSSI0
“Receiver Control Register”の構成は下記の通りです：
・
受信機 LNA ゲイン
・
デジタル RSSI スレッショルド
・
受信ベースバンド帯域幅
・
有効データ検知器応答時間
・
16 番ピンの機能選択
Bit[15～11] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Receiver
Control Register”であることを認識します。
Bit[10] － 16 番ピンの機能：16 番ピンの機能を選択します。下表 10 を参照ください。
表 10．
16 番ピンの機能
INT/VDI
割込入力
0
有効データ出力
1
Bit[9～8] －有効データ検知器応答時間： 16 番ピンの機能が有効データ検知器出力として選択されている時、これらの Bit は TRC101 が到来する同期
ビットパターンを検知し、ホスト CPU に割込を出力する応答時間をセットします。応答の設定は下表 11 を参照ください。
表 11．
VDI 応答時間
VDIR1
VDIR0
高速
0
0
中速
0
1
低速
1
0
連続
1
1
図 7．ＶＤＩ信号応答構成
Rev14
22
“Receiver Control Register”（つづき）
Bit[7～5] －受信機ベースバンド帯域幅：これらの Bit は復調されたデータのベースバンド帯域幅をセットします。帯域幅は、異なる FSK 周波数偏位や
データレートに合わせることができます。帯域幅の設定については表１２を参照ください。
表 12．
ベースバンド帯域幅 (kHz)
BB2
BB1
BB0
Resvd
0
0
0
400
0
0
1
340
0
1
0
270
0
1
1
200
1
0
0
134
1
0
1
67
1
1
0
Reserved
1
1
1
Bit[4～3] －受信機 LNA（Low Noise Amp）ゲイン：これらの Bit は受信機 LNA ゲインをセットし、高い干渉が存在する環境に対応させることができます。
また、LNA ゲインは RSSI 値にも影響を与えます。Bit[2～0]の RSSI を参照してください。ゲイン設定は下表 13 を参照してください。
表 13．
LNA ゲイン(dB)
GAIN1
GAIN0
0
0
0
-6
0
1
-14
1
0
-20
1
1
Bit[2～0] －デジタル RSSI スレッショルド：デジタル受信信号強度表示スレッショルドは、到来した信号強度がプリセットした制限値を超えたことを表示し
ます。その結果は”Status Register”の Bit7 に保存されます。あらかじめ決められた 8 つのスレッショルドをセットすることができます。設定に
ついては下表 14 を参照してください。
表 14．
RSSI スレッショルド
RSSI2
RSSI1
RSSI0
-103
0
0
0
-97
0
0
1
-91
0
1
0
-85
0
1
1
-79
1
0
0
-73
1
0
1
Resvd
1
1
0
Resvd
1
1
1
RSSI スレッショルドは LNA ゲインの設定値の影響を受けます。LNA ゲインが 0dB 以外の値にセットされる場合は、真の RSSI スレッショルドを計算してく
ださい：
RSSI = RSSIthres + |GainLNA|
Rev14
23
“Baseband Filter Register” ベースバンドフィルタレジスタ [POR=C22Ch]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
1
1
0
0
0
0
1
0
Bit
Bit
Bit
Bit
Bit
7
6
CRLK
CRLC
Bit
Bit
Bit
5
4
3
2
1
0
1
FILT
1
DQLVL2
DQLVL1
DQLVL0
“Baseband Filter Register”の構成：
・
クロックリカバリロック制御
・
ベースバンドフィルタタイプ、デジタルまたはアナログ RC
・
データ品質検知スレッショルドパラメータ
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Baseband
Filter Register”であることを認識します。
Bit[7] －自動クロックリカバリロック：この Bit をセットした時、自動で CR（クロックリカバリ）ロック制御を行うように設定します。この設定では、クロックリカ
バリは「高速」モードで始まり、ロック後自動的に「低速」モードに切り替わります。「高速」、「低速」モードの詳細については Bit[6]の説明を参照
してください。
Bit[6] －マニュアルクロックリカバリロック制御：この Bit をセットした時、この Bit は CR ロックを「高速」モードで設定します。「高速」モードはクロック速度
の決定、さらにロックを行うのに少なくとも 6～8 ビットのプリアンブルが必要になります。この Bit をセットしない場合には、CR ロックを「低速」モ
ードで設定します。「低速」モードはクロック速度の決定、さらにロックを行うのに少なくとも 12～16 ビットの少し長めのプリアンブルが必要になり
ます。「低速」モードを使用する時にはより正確なビットタイミングが要求されます。データレートと CR の関係については”Data Rate Setup
Register”を参照してください。
Bit[5] －未使用：’1’を書いてください。
Bit[4] －フィルタタイプ：この Bit をクリアした時、デジタルフィルタとしてベースバンドフィルタを設定します。デジタルフィルタはデジタルで構成された簡
単な RC ローパスフィルタで、ヒステリシス付きのコンパレータに接続します。デジタルフィルタの時定数は、”Data Rate Setup Register”でセット
されたビットレートに基づいて内部で自動的に計算されます。
この Bit をセットすると、アナログ RC ローパスフィルタとしてベースバンドフィルタを設定します。ベースバンド信号は内部の 10kΩ抵抗を通して
7 番ピンに供給されます。ローパスのカットオフ周波数は 7 番ピンと GND の間に接続される外部コンデンサによってセットされます。ベースバン
ドコンデンサの容量はデータレートに応じて以下の式で計算します：
フィルタタイプ
FILT(Bit 4)
デジタル
0
アナログ
1
CFILT = 1 / (30,000×データレート)
Bit[3]：－未使用：’1’を書き込みます。
Bit[2～0] －データ品質検知スレッショルド：スレッショルドパラメータは、ビットレートが周波数偏位に近い場合に良い信号品質の報告を得るには、デー
タ品質検知を 4 より小さい値でセットしなければなりません。「データレート＜＜周波数偏位」の時、より大きなスレッショルドパラメータを使う
ことができ、良好な信号品質を報告することができます。
Rev14
24
“FIFO Read Register” FIFO 読込レジスタ [POR=B000h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
1
1
0
0
0
0
RX7
RX6
RX5
RX4
RX3
RX2
RX1
RX0
“FIFO Read Register”は受信データを保存し、ホスト CPU から読み出すことができます。FIFO は”Configuration Register”の Bit[6]の設定によって有効
にしなければなりません。
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより”Data FIFO
Configuration Register”であることを認識します。
Bit[7～0] － FIFO データビット：これらの Bit は FIFO 内に保存されたリカバリされたデータビットです。これらの Bit は SPI バス上から読み出すことができ
ます。
RX FIFOレジスタ読込み
nCS
SCK
SDI
1
0
1
0
1
0
0
0
SDO
0
D7
0
0
D6
D5
0
D4
0
0
0
0
D3
D2
D1
D0
受信されたビット
nFSEL
nFINT
※交互読込の方法
内部 FIFO を読込むより早い方法を推奨します。受信 FIFO はアクセス待機中のデータに対しては nFSEL 選択ピン（6）と nFINT 割込ピン（7）をモニタす
ることにより直接アクセスができます。各データビットは SCK の立上り時にシフトします。
nCS
SCK
SDO
D7
D6
D5
D4
D3
D2
D1
D0
nFSEL
nFINT
図 8．推奨する FIFO 読込方法のタイミング
※注：内部 FIFO は FIFO またはデータのエラーが起こる fXTAL/4 より高速にアクセスすることはできません。10MHz の水晶振動子の場合、
最大 SCK は 2.5MHz より遅くなります。
Rev14
25
“FIFO and Reset Mode Configuration Register” FIFO とリセットモード設定レジスタ [POR=CA80h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
1
1
0
0
1
0
1
0
FINT3
FINT2
Bit
Bit
Bit
Bit
Bit
Bit
5
4
3
2
1
0
FINT1
FINT0
0
FIFST
FILLEN
RSTEN
“Data FIFO Configuration Register”の構成：
・
FIFO シフト割り込み条件
・
FIFO シフトスタート条件
・
FIFO シフト同期パターン
・
リセットモード
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより”Data FIFO
Configuration Register”であることを認識します。
Bit[7～4] － FIFO シフトビットカウント：FIFO シフトビットカウントは、ホスト CPU による外部割り込みが発生する前に受信され、受信 FIFO データから読
み出す準備ができている Bit の数になります。最大シフトレベルは 15 までセットできますが、設計者はレジスターオーバーランが発生し、デ
ータが失われる前に読み出しが終わるように考慮しなければなりません。確実に読み出すために余裕のある十分な時間としてシフトする数
を要求する半分のビット数にセットすることをお奨めします。 SPI バスからのポーリングと割込ドライブの読み込みと割込動作 FIFO 読込レジ
スタ FIFO ステータスビットについての説明は“Status Register”を参照してください。
Bit[3] －未使用。’0’を書いてください。
Bit[2] － FIFO シフトスタート条件：このビットでは FIFO がデータでシフトし始める条件をセットします。この Bit をセットした時、FIFO はノイズや良いデー
タ状況にかかわらず連続的にシフトします。この Bit をセットしない時、内部で定められた同期パターンを認識した時に FIFO はシフトします。内
部パターンは 2DD4h です。
注：このパターンは可変ではないのでホスト CPU ではアクセスできません。
Bit[1] －同期パターン FIFO シフト：この Bit をセットした時、FIFO は Bit[2]で定めた同期パターンを見つけた時、FIFO はデータをシフトし始めます。この
Bit が解除すると FIFO シフトを止めます。同期パターンの認識を再開するには一旦解除してからもう一度セットします。
注：このビットを解除すると FIFO リセットを発行します。FIFO 書き込みとリセット構成は図 9 を参照してください。
図 9．FIFO 書き込みとリセット構成
Bit[0] －リセットモード無効：この Bit をセットしない時、もし、TRC101 の供給電源に 0.2V のスパイクがあった時に、システムリセット引き起こすことがありま
す。この Bit をセットした時、このモードは無効になります。
Rev14
26
“Data Rate Setup Register” データレート設定レジスタ [POR=C623h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
1
0
0
0
1
1
0
PRE
BITR6
BITR5
BITR4
BITR3
BITR2
BITR1
BITR0
“Data Rate Setup Register”の構成：
・
受信機の Expected データレート
・
プリスケーラ
・
クロックリカバリのデータレートへの影響
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Data Rate
Setup Register”であることを認識します。
Bit[7] －プリスケーラ有効：この Bit をセットした時、プリスケーラを有効にします。プリスケーラを有効にすると Expected データレートよりも小さい値を得
ることができます。プリスケーラ値はおよそ 1/8 です。
Bit[6～0] －データレートパラメータ値：これらの Bit は Expected データレートを計算するための 7 ビットパラメータの 10 進値になります。Expected デー
タレートを計算するには以下の公式をお使いください：
DRexp(kbps)=10000／[29×(BITR[6～0]+1)×(1+PRE×7)]
ここで BITR[6～0]は 10 進値の 0～127 になり、プリスケーラ（PRE）は’1’（on）または’0’(off)です。
与えられたビットレートから BITR[6～0]の 10 進値を計算するには以下の公式をお使いください：
BITR[6～0]=10000／[29×（1+PRE×7）×DRexp]-1
ここで DRexp は Expected データレートで、PRE は上記で定めた値です。
プリスケーラ無しで定義可能なデータレート幅は 2.694kbps～344.828kbps です。プリスケーラ有りで定義可能なデータレート幅は 337bps～43.103kbps
になります。
データレートをセットする時、低速のクロックリカバリモードではより正確なビットタイミングが要求されます。高速モードと低速モードの正確なデータレー
トを計算するには以下をお使いください：
Slow mode Acc = ΔBR/BR ＜ 1／（29×N）
Fast mode = ΔBR/BR ＜ 3／（29×N）
ここで N はデータストリームの中で 1 または 0 の最も長いと Expected 値になり、ΔBR は実際のデータレートと送信機でセットされたデータレートの差に
なります。 BR は BITR[6～0]でセットされた Expected データレートになります。
Rev14
27
“Power Management Register” パワーマネージメントレジスタ [POR=8208h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
0
0
0
0
0
1
0
RXEN
BBEN
TXEN
SYNEN
OSCEN
LBDEN
WKUPEN
CLKEN
“Power Management Register”は下記を有効／無効にします：
・
受信系統（chain）
・
送信系統（chain）
・
ベースバンド回路
・
PLL
・
パワーアンプ
・
シンセサイザ
・
水晶発振器
・
ローバッテリー検知回路
・
ウェイクアップタイマ
・
クロック出力
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Power
Management Register”であることを認識します。
Bit[7] －受信系統（chain）有効：この Bit をセットした時、この Bit ビットは全ての受信系統（chain）を有効にします。受信系統（chain）にはベースバンド回
路、シンセサイザ、水晶発振器が含まれます。
Bit[6] －ベースバンド回路有効：この Bit をセットした時、ベースバンド回路を有効にします。ベースバンド回路、シンセサイザ、発振器は送信されたデー
タの復調やリカバリの時に共に動作するので、シンセサイザ（Bit 4）と発振器（Bit 3）はデータを受信するためにベースバンド回路と同時に有効
にしなければなりません。この Bit は電流消費を節約するために無効にすることができます。
Bit[5] －送信系統（chain）有効：この Bit をセットした時、全ての送信系統（chain）を有効にします。送信系統（chain）はパワーアンプ、シンセサイザ、発
振器、”Transmit Register”が含まれます。送信系統（chain）と”Transmit Register”を有効にすると、”Transmit Register”内のデータがシフトし、
送信が始まります。
Bit[4] －シンセサイザ有効：この Bit をセットした時、シンセサイザを有効にします。シンセサイザには PLL、発振器、チャンネル周波数をコントロールす
る VCO が含まれます。送信機または受信機のどちらかが有効に設定されている時にはシンセサイザを有効にしなければなりません。発振器も
また、PLL の基準周波数を供給するために有効にしなければなりません。電源を起動するとシンセサイザは自動的に較正を行います。もし電
圧や温度が大きく変化した時は、シンセサイザを一旦無効にしてから、再び有効にするだけで再較正が行われます。
Bit[3] －水晶発振器：この Bit をセットした時、発振器回路を有効にします。発振器は送信または受信周波数を設定する時に、シンセサイザに基準信号
を提供します。
Bit[2] －ローバッテリー検知：このBitをセットした時、バッテリー電圧検知回路を有効にします。バッテリー検知器は異なる32のスレッショルドレベルをプ
ログラムできます。プログラミングについては“Battery Detect Threshold and Clock Output Register”の項を参照してください。
Bit[1] －ウェイクアップタイマ有効：この Bit をセットした時、ウェイクアップタイマを有効にします。ウェイクアップタイマ間隔の値のプログラミングについ
ては“Wake-up Timer Period Register”の項を参照してください。
Bit[0] －クロック出力無効：この Bit をセットした時、発振器のクロック出力を無効にします。IC のリセット時や電源起動時はクロック出力が有効になるの
で、プログラムに応じた初期設定のシーケンスを実行します。プログラミングの詳細については“Battery Detect Threshold and Clock Output
Register”を参照してください。
注：もしこの Bit をクリアした場合、水晶発振器 Bit(3)はクリアであっても発振器は動作し続け、チップは完全なスリープモードになりません。
Rev14
28
“Wake-up Timer Period Register” ウェイクアップタイマ期間レジスタ [POR=E196h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
1
1
R4
R3
R2
R1
R0
M7
M6
M5
M4
M3
M2
M1
M0
“Wake-up Timer Period Register”はウェイクアップ間隔を TRC101 に設定します。ウェイクアップ間隔の設定後は、WKUPEN（”Power Management
Register”の Bit 1）をクリアし、各ウェイクアップ周期の最後に設定しなければなりません。ウェイクアップ間隔の計算には下式をお使いください：
TWAKE (ms) = M[7～0]×2R[4～0]
ここで M[7～0]は 10 進値で 0～255 になり、R[4～0]は 10 進値で 0～31 になります。
Bit[15～13] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより“Wake-up
Timer Period Register”であることを認識します。
Bit[12～8] －指数関数：これらの Bit は上記方程式で使われる指数関数値を定めます。10 進値で 0～31 の間の値にしなければなりません。
Bit[7～0] －乗数：これらの Bit は上記方程式で使われる乗数値を定めます。10 進値で 0～255 の間の値にしなければなりません。
Rev14
29
”Duty Cycle Set Register” Duty Cycle 設定レジスタ [POR=C80Eh]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
1
0
0
1
0
0
0
DC6
DC5
DC4
DC3
DC2
DC1
DC0
DCEN
”Duty Cycle Register”は受信機の平均消費電流を減らすためにウェイクアップタイマと共に使うことができます。ウェイクアップタイマが IC をスリープモ
ードから復帰させた時、受信機は信号があるかどうかのサンプリングを短い時間 ON し、その後スリープに戻る一連の動作を繰り返すように”Duty Cycle
Register”を設定することができます。
Duty Cycle はウェイクアップタイマ乗数値の一部として計算のために使われます。Duty Cycle の計算式：
Duty Cycle (％) = ((D[6～0]×2)+1)/M×100
ここで M は“Wake-up Timer Period Register”の M[7～0]になります。
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより”Duty Cycle
Set Register”であることを認識します。
Bit[7～1] － Duty Cycle 乗数：これらの Bit は 10 進値で Duty Cycle またはウェイクアップタイマ後に TRC101 がスリープモードから復帰する受信機の
ON 時間の計算に使われます。
Bit[0] － Duty Cycle モード有効：この Bit をセットした時、Duty Cycle を有効にします。
注：このモードを動作させるには、受信機を無効（”Power Management Register”の RXEN=’0’）にし、ウェイクアップタイマを有効（”Power Management
Register”の WKUPEN=’1’）にしなければなりません。
Rev14
30
”Battery Detect Threshold and Clock Output Register” バッテリー検知スレッショルドとクロック出力レジスタ [POR=C000h]
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1
1
0
0
0
0
0
0
CLK2
CLK1
CLK0
LBD4
LBD3
LBD2
LBD1
LBD0
”Battery Detect Threshold and Clock Output Register”の構成：
・
ローバッテリーの検知スレッショルド
・
出力クロック周波数
ローバッテリースレッショルドは以下の式を用いて 2.2V～5.3V までプログラム可能です。
VT = (LBD[4～0]／10)＋2.2(V)
ここで LBD[4～0]は 0～31 の 10 進値になります。
Bit[15～8] －コマンドコード：これらの Bit は内部プロセッサにシリアルで送られるコマンドコードです。内部プロセッサはコマンドコードにより”Battery
Detect Threshold and Clock Output Register”であることを認識します。
Bit[7～5] －クロック出力周波数：これらの Bit は外部ホスト CPU を動作するためのオンボードクロックの出力周波数を設定します。下表 15 を参照してく
ださい。
表 15．
出力クロック周波数(MHz)
CLK2
CLK1
CLK0
1
0
0
0
1.25
0
0
1
1.66
0
1
0
2
0
1
1
2.5
1
0
0
3.33
1
0
1
5
1
1
0
10
1
1
1
Bit[4～0] －ローバッテリー検知値：これらの Bit は 10 進値で、バッテリー検知スレッショルド電圧として上式の計算に使われます。バッテリーレベルがこ
のスレッショルドより 50mV 低下した時、”Status Register”内の LBD Bit[5]がセットされ、バッテリーレベルがプログラムされたスレッショルド
以下になったことを示します。リチウム電池のような敏感な放電をするバッテリーの監視に役立ちます。
ローバッテリー検知は”Power Management Register”の LBDEN Bit[2]をセットすると有効になり、この Bit をクリアすると無効になります。
クロック出力は”Power Management Register”の CLKEN を Bit[0]にセットすると有効になり、このビットをクリアすると無効になります。
Rev14
31
５．最大定格値
絶対最大定格値
記号
項目
注記
最小
最大
単位
VDD
電源電圧（＋）
-0.5
6
V
Vin
ピン電圧（RF_P および RF_N を除く）
-0.5
Vdd+0.5
V
Voc
オープンコレクタ出力電圧（RF1,RF2）
-0.5
Vdd+1.5
V
Iin
VDD と VSS 以外の入力電流
ESD
人体模型での静電放電電圧
Tstg
保存温度
Tlead
鉛温度（はんだ付け、10 秒以内）
1
-25
25
mA
1000
V
125
℃
260
℃
最小
最大
単位
2.2
5.4
V
1,2
Vdd-1.5
Vdd+1.5
V
1
Vdd-1.5
Vdd+1.5
V
-40
85
℃
-55
注１：最大値 VDD+1.5V は 7V 以上を超えないこと。
推奨動作規格
記号
項
VDD
電源電圧（＋）
目
注記
VDCRF
オープンコレクタ出力 DC 電圧（RF1,RF2）
VACRF
オープンコレクタ出力 AC ピーク電圧（RF1,RF2）
Top
周囲の動作温度
注１：最小値 VDD-1.5V は 1.2V 以下にならないこと。
注２：最大値 VDD+1.5V は 5.5V 以上を超えないこと。
６．DC 電気特性
（最大／最小値は推奨動作範囲の Vdd=2.2～5.4V で有効です。標準条件：Top=27℃,Vdd=3.0V）
デジタル I/O
項
記号
目
注記
制限値
最小
消費電流（TX モード、Pout = Pmax）
Idd_TX
単位
標準
最大
20
22
21
25
22
26
24
28
315MHz バンド
mA
50Ω負荷時）
mA
22
24
消費電流 (RX モード)
スリープ電流
待機電流
ローバッテリー電圧検知器消費電流
ウェイクアップタイマ消費電流
ローバッテリー検知スレッショルド
Idd_RX
13
8.5
14
9.5
15
11
17
0.25
全てのブロックを無効
mA
発振器とバースバンド有効
μA
IWUT
1.5
μA
5.3
アナログ RSSI 出力レベル
RSSIL
デジタル入力 LOW レベル
Vil
デジタル入力 HIGH レベル
300
868MHz バンド
μA
3
±75
433MHz バンド
916MHz バンド
0.5
2.2
3.5
mA
IVD
Vlb
868MHz バンド
315MHz バンド
IIDLE
ローバッテリー検知精度
433MHz バンド
916MHz バンド
8.5
Is
868MHz バンド
315MHz バンド
16
Idd_TX0
433MHz バンド
916MHz バンド
15
消費電流（TX モード、Pout = 0dBm,
テスト状態
V
0.1V 間隔でプログラム可能
mV
1000
mV
0.3×Vdd
V
-50dBm>Rfin>-115dBm
Vih
0.7×Vdd
デジタル入力最小電流
Iil
-1
1
μA
Vil = 0V
デジタル入力最大電流
Iih
-1
1
μA
Vih = Vdd,Vdd = 5.4V
0.4
V
Iol = 2mA
V
Ioh = -2mA
デジタル出力 LOW レベル
Vol
デジタル出力 HIGH レベル
Voh
V
Vdd-0.4
デジタル入力静電容量
2
pF
デジタル出力立上り／立下り時間
10
ns
Rev14
Load =15pF
32
７．AC 電気特性
（最大／最小値は推奨動作範囲の Vdd=2.2～5.4V で有効です。標準条件：Top=27℃,Vdd=3.0V）
受信機
項
記号
制限値
注記
目
最小
RF 入力インピーダンス（正、差動）
標準
単位
最大
250
最大入力電力
0
受信機帯域幅
67
Ω
dBm
400
IIP3 帯域内干渉
（キャリア:-85dBm,1MHz オフセット,CW）
dBm
-101
916MHz バンド
315MHz バンド
dBm
-60
-40
315MHz バンド
-37
dBm
-34
0.6
アナログ RSSI 偏差
433MHz バンド
868MHz バンド
916MHz バンド
115.2
256
アナログ RSSI フィルタ容量
868MHz バンド
916MHz バンド
-40
RF 入力容量
433MHz バンド
-60
（キャリア:-85dBm,10MHz オフセット,CW）
AFA ロック範囲
868MHz バンド
-64
IIP 帯域外干渉
FSK ビットレート
433MHz バンド
-101
-66
3
LNA 最大利得
315MHz バンド
-105
1
LNA 利得(0dB,-14dB)
kHz
-108
受信機感度
テスト状態
kbps
0.8×Δdev
kHz
1
pF
1
デジタルフィルタ
アナログフィルタ
Δdev = FSK 変調度
nF
4
350
mV
RSSI 出力インピーダンス
64K
Ω
RSSI 精度
±5
RSSI ダイナミックレンジ
46
RSSI プログラム可能なスレッショルド間隔
6
dBm
500
μs
dB
RSSI 信号は入力信号がプログ
デジタル RSSI 応答時間
ラムされた制限値を上回った場
合に high になります。
315MHz バンド
スプリアス輻射(@Pmax)
< 95
dBc
433MHz バンド
868MHz バンド
916MHz バンド
Rev14
33
AC 電気特性－続き
（最大／最小値は推奨範囲の Vdd=2.2～5.4V で有効です。標準条件：Top=27℃,Vdd=3.0V）
送信機
項
記号
注記
目
制限値
最小
標準
FSK ビットレート
FSK 周波数偏位
15
単位
最大
256
kbps
240
kHz
+7
送信出力(50Ω時)
送信出力（差動負荷時）
dBm
0
+8
315MHz バンド
dBm
+5
0.5
mA
dBc
-60
315MHz バンド
dBc
868MHz バンド
916MHz バンド
-35
315MHz バンド
dBc
-65
2.6
3.2
3.3
13
15
17
8
10
12
-85
433MHz バンド
868MHz バンド
916MHz バンド
315MHz バンド
433MHz バンド
出力容量品質要因
-75
868MHz バンド
315MHz バンド
pF
2.7
433MHz バンド
916MHz バンド
アンテナチューニング容量
Rev14
433MHz バンド
-58
-60
フェーズノイズ
868MHz バンド
-35
-43
2.1
433MHz バンド
916MHz バンド
-58
2
プログラム可能
-60
-37
3 次高調波(@Pmax)
868MHz バンド
315MHz バンド
-57
2 次高調波(@Pmax)
433MHz バンド
916MHz バンド
6
-50
不要輻射 (@Pmax)
868MHz バンド
916MHz バンド
+4
オープンコレクタ出力 DC 電流
433MHz バンド
0
+7
5
15kHz 間隔でプログラム可能
315MHz バンド
+5
Pmax
テスト状態
868MHz バンド
916MHz バンド
dBc/Hz
キャリア：100kHz
キャリア：1MHz
34
AC 電気特性－続き
（最大／最小値は推奨範囲の Vdd=2.2～5.4V で有効です。標準条件：Top=27℃,Vdd=3.0V）
タイミング
項
記号
注記
目
制限値
最小
標準
単位
最大
450
μs
425
μs
350
μs
300
μs
送信から受信への切替え時間
受信から送信への切替え時間
内部 POR タイムアウト
100
ウェイクアップタイマクロック周期
PLL 特性
項
記号
注記
FREF
2
目
PLL 基準周波数
周波数範囲(10MHz 基準水晶使用)
10MHz 間隔
シンセサイザ：OFF、発振器：ON,
10MHz 間隔
シンセサイザ、発振器 ON,
10MHz 間隔
ms
30 秒毎に較正
制限値
単位
標準
最大
8
10
12
8.5
水晶発振器起動時間
シンセサイザ、発振器 ON,
1
10
CL
発振器：ON,10MHz 間隔
Vdd が終端で 90%時
PLL スタート時間
水晶負荷容量
シンセサイザ：OFF
ms
最小
PLL ロック時間
テスト状態
1.25
テスト状態
MHz
μs
1kHz 以内,10MHz 間隔
250
μs
水晶振動子動作時
16
pF
5
ms
310.24
319.75
430.24
439.75
860.48
879.51
900.72
929.27
0.5pF 間隔でプログラム可能、
許容値±10%
水晶 ESR < 100Ω
315MHz バンド (2.5kHz 間隔)
MHz
433MHz バンド (2.5kHz 間隔)
868MHz バンド (5.0kHz 間隔)
916MHz バンド (7.5kHz 間隔)
注記：
１－ BW=67kHz、BER=10-3、データレート=2.4kbps、デジタルフィルタ
２－他の水晶周波数を使うこともできます。ただし、IC 内の全ての機能（ウェイクアップタイマ、出力クロック、データレート、クロックリカ
バリ・・・）は基準周波数や基準に従います。
３－ FCC Class 2 Blocking
４－ ASK はアナログ RSSI 検知器を使用します。ASKRFin > -60dBm
５－動作周波数で要求されている調整されたループアンテナまたはダイポールアンテナと同等の負荷
Rev14
35
８．受信機測定結果
感度測定値は図１の一般的なアプリケーション回路と5～6ページで提案したレイアウトから得た結果になります。すべてのデータレートは10-3BERを
基準にしています。
Rev14
36
９．送信機測定結果
送信機測定値は 4 ページの図１の一般的なアプリケーション回路と 5～6 ページで提案したレイアウトから得た結果になります。
Rev14
37
IPC/JEDEC J-STD-020C リフロープロファイル
機能一覧
スズ-鉛共晶 ASSY
鉛フリーASSY
最大 3℃/秒
最大 3℃/秒
- 最低温度（Tsmin）
100℃
150℃
- 最高温度（Tsmax ）
150℃
200℃
60～120 秒
60～180 秒
- 温度（TL）
183℃
217℃
- 時間（tL）
60～150 秒
60～150 秒
表 4.1 を参照
表 4.2 を参照
10～30 秒
20～40 秒
最大 6℃/秒
最大 6℃/秒
最大 6 分
最大 8 分
平均立上げ角度（Tsmax から Tp まで）
プリヒート
- 時間（Tsmin から Tsmax まで）
リフローゾーン
ピーク温度（Tp）
±5℃以内のピーク温度時間（tp）
立下り角度
25℃からピーク温度までの時間
注：すべての温度は IC の上部、パッケージ体表面で測定しています。
tP
TP
臨界域
TLからTP
立上り
温度
TL
tL
TSmax
TSmin
立下り
ts
プリヒート
25
t 25℃ からピークまで
時間
IPC-020c-5-1
Rev14
38
10.0 パッケージ寸法－ 6.4×5mm 16 ピン TSSOP パッケージ
（全ての値は mm 単位）
記号
ミリ寸法
最小
通常
最大
最小
通常
A
4.30
4.40
4.50
0.169
0.173
0.177
B
4.90
5.00
5.10
0.193
0.197
0.201
C
D
6.40 BSC.
0.19
E
F
0.90
L
www.rfm.com
www.wirelessis.com
0.30
0.007
1.05
0.031
0.012
0.026 BSC.
0.035
1.20
0.50
L1
0.60
0.75
0.09
R1
0.09
θ1
0
0.041
0.47
0.020
1.00 REF.
R
最大
0.252 BSC.
0.65BSC.
0.80
G
4441 Sigma Road
Dallas, Texas 75244
(800) 704-6079 toll-free in U.S. and Ca nada
Email: info@rfm.com
インチ寸法
0.024
0.030
0.39 REF.
0.004
0.004
8
0
8
θ2
12 REF.
12 REF.
θ3
12 REF.
12 REF.
注：仕様は通知なしに変更されることがあります。
このデータシートは RFM 社の TRC101 Rev14 のマニュアルを参考に（株）サーキットデザインが翻
訳したものです。
Rev14
TRC101
080305
39

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